JPS5947975A - 3-phase signal generator - Google Patents
3-phase signal generatorInfo
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- JPS5947975A JPS5947975A JP15933582A JP15933582A JPS5947975A JP S5947975 A JPS5947975 A JP S5947975A JP 15933582 A JP15933582 A JP 15933582A JP 15933582 A JP15933582 A JP 15933582A JP S5947975 A JPS5947975 A JP S5947975A
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- output
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Ac-Ac Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、サイリスタ位相制御等に用いられる、電源電
圧に同期した信号を発生させる3相信号発生装置の改良
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement in a three-phase signal generator that generates a signal synchronized with a power supply voltage, which is used for thyristor phase control and the like.
従来の3相信号発生装置として、第1図のように構成さ
れたものがある。即ち、3相交流電源R,S、T相の任
意の2相・例としてR−8相間には、ホトカプラ等の光
結合素子1の1次側の発光ダイオード1aが、抵抗2を
介して並列接続されている。またこの光結合素子1の1
次側の発光ダイオードIILには、整流器3が逆植列に
接続されている。そして、この光結合素子1の2次側の
フォトトランジスタ1bは、制御電源Pと抵抗4とが直
列接続されている。また光結合素子1の出力端Xは、相
間電圧R−8に同期して電源周波数の逓倍の周波数を発
生する位相ロックドルーゾ回路(以下PLLと称す)5
の入力端に接続されている。このPLL 5は、位相検
出回路5a及び電圧制御発振回路5bにより概略構成さ
れている。このPLL 5における出力端Yと、位相検
出回路5a間には、分周値N1rの分周回路6が接続さ
れ、PLL 5の出力周波数をN 11分割している。As a conventional three-phase signal generator, there is one constructed as shown in FIG. That is, a light emitting diode 1a on the primary side of an optical coupling element 1 such as a photocoupler is connected in parallel via a resistor 2 between any two phases of the R, S, and T phases of the three-phase AC power supply (for example, the R-8 phase). It is connected. Also, 1 of this optical coupling element 1
A rectifier 3 is connected to the light emitting diode IIL on the next side in an inverted array. In the phototransistor 1b on the secondary side of the optical coupling element 1, a control power source P and a resistor 4 are connected in series. Further, the output terminal X of the optical coupling element 1 is connected to a phase-locked Drousot circuit (hereinafter referred to as PLL) 5 which generates a frequency multiplied by the power supply frequency in synchronization with the phase-to-phase voltage R-8.
is connected to the input end of the This PLL 5 is roughly composed of a phase detection circuit 5a and a voltage controlled oscillation circuit 5b. A frequency divider circuit 6 with a frequency division value N1r is connected between the output terminal Y of the PLL 5 and the phase detection circuit 5a, and divides the output frequency of the PLL 5 by N11.
更にPLL 5の出力端Yは、分周値N2を持つ分周回
路7に接続され、その出力端子は後述するリングカウン
タに導かれている。一方、光結合素子1の出力端Xは、
パルス幅を調整する波形成形回路8に接続され、そして
その出力端は、後述するリングカウンタに導かれる。図
中、9はリングカウンタでこれは2進化10進カウンタ
(以下BCDカウンタと称す)9aと、入力端子)1.
B1.C’Jと出力端子Ql乃至Q7を有したデコーダ
9bにより構成されたものである。このリングカウンタ
9の初期値入力端Aは、制御電源Pに接続され、初期値
入力端子B、Cは、制御電源Pにインバータ10を介し
て接続されている。またプリセット端子りには、前述し
た波形整形回路8の出力端が接続され、更にクロック端
子CKには、前述した分周回路7の出力端が接続されて
いる。Furthermore, the output terminal Y of the PLL 5 is connected to a frequency divider circuit 7 having a frequency division value N2, and its output terminal is led to a ring counter to be described later. On the other hand, the output end X of the optical coupling element 1 is
It is connected to a waveform shaping circuit 8 that adjusts the pulse width, and its output terminal is guided to a ring counter to be described later. In the figure, 9 is a ring counter, which consists of a binary coded decimal counter (hereinafter referred to as a BCD counter) 9a and an input terminal) 1.
B1. It is composed of a decoder 9b having C'J and output terminals Ql to Q7. An initial value input terminal A of the ring counter 9 is connected to a control power source P, and initial value input terminals B and C are connected to the control power source P via an inverter 10. Further, the output terminal of the waveform shaping circuit 8 described above is connected to the preset terminal, and the output terminal of the frequency dividing circuit 7 described above is further connected to the clock terminal CK.
一方BCDカウンタ9aの出力端子AO、BO。On the other hand, output terminals AO and BO of the BCD counter 9a.
COは、デコーダ9bの入力端子A1.B1゜C1に各
々接続されている。またデコーダ9bの出力端子Q1.
Q2.Q3には、オア回路11の入力端子が各々接続さ
れている。更にデコーダ9bの出力端子Q3.Q4.Q
5には、オア回路12の入力端子が接続されている。そ
してデコーダ9bの出力端子Q5.Q6.Q7には、オ
ア回路13の入力端子が各々接続されている。なお、出
力端子Q7は開放端となっている。そして前記オア回路
11,12.13の各出力端子U、V、Wは、この3相
信号発生装置め出力端である。CO is the input terminal A1.CO of the decoder 9b. B1° and C1 are connected to each other. Also, the output terminal Q1 of the decoder 9b.
Q2. The input terminals of the OR circuit 11 are connected to Q3. Furthermore, the output terminal Q3 of the decoder 9b. Q4. Q
5 is connected to the input terminal of the OR circuit 12. And output terminal Q5 of decoder 9b. Q6. The input terminals of the OR circuit 13 are respectively connected to Q7. Note that the output terminal Q7 is an open end. The respective output terminals U, V, and W of the OR circuits 11, 12, and 13 are the output terminals of this three-phase signal generator.
次に上述のように構成された3相信号発生装置の動作に
ついて第2図を参照して説明する。Next, the operation of the three-phase signal generator configured as described above will be explained with reference to FIG.
即ち、3相交流電源のR−8相関に接続された光結合素
子1の1次側には、第2図に示す相間電圧R−8が印加
される。そして正の半サイクルだけ電流が流れ、負の半
サイクルは整流器3で側路される。よって光結合素子1
の2次側の出力端Xには、第2図に示すような、相間電
圧R−8に同期した正の半波分だけの信号Xが出力され
る。この出力端Xから出力される信号Xは、PLL 5
に入力され、分周回路6の分周値N1が1/12のとき
、PLLの出力端Yには、相間電圧R−8に対し位相の
同期した、1/12サイクル即ち電気角で15°の信号
が出力される。そしてこの信号は、分周回路7に入力し
、この分周回路7の出力端には、第2図に示すような電
気角で30°のクロック信号ckを出力する。That is, the phase-to-phase voltage R-8 shown in FIG. 2 is applied to the primary side of the optical coupling element 1 connected to the R-8 correlation of the three-phase AC power source. Then, the current flows only in the positive half cycle, and the negative half cycle is bypassed by the rectifier 3. Therefore, optical coupling element 1
A positive half-wave signal X synchronized with the phase-to-phase voltage R-8 as shown in FIG. 2 is outputted to the output terminal X on the secondary side. The signal X output from this output terminal X is PLL 5
When the frequency dividing value N1 of the frequency dividing circuit 6 is 1/12, the PLL output terminal Y has a 1/12 cycle, that is, 15 degrees in electrical angle, which is phase synchronized with the phase-to-phase voltage R-8. signal is output. This signal is input to the frequency dividing circuit 7, and the output terminal of the frequency dividing circuit 7 outputs a clock signal ck having an electrical angle of 30° as shown in FIG.
更にとのクロック信号ckは、BCDカウンタ9aのク
ロック端子CKに入力される。Further, the clock signal ck is input to the clock terminal CK of the BCD counter 9a.
−力先結合素子1の出力端Xでの出力信号Xは、波形整
形回路8に入力されると、その出力端251らは、第2
図に示すように、出力端Xに正のパルスが発生した瞬時
間だけノ9ルス出力され5−
るリセット信号tが出力され、BCDカウンタ9aのリ
セット端子りに入力される。- When the output signal
As shown in the figure, a reset signal t is outputted only for the moment when a positive pulse is generated at the output terminal X, and is inputted to the reset terminal of the BCD counter 9a.
一方、制御電源PK接続されたBCDカウンタ9aの初
期値入力端子Aには、高レベル11#の信号が常時入力
されている。また制御電源Pにインバータ10を介して
接続された初期値入力端子B及びCには高レベルを反転
した低レベル″″0”の信号が常時入力されている。On the other hand, a high level 11# signal is always input to the initial value input terminal A of the BCD counter 9a connected to the control power supply PK. In addition, a low level "0" signal, which is an inversion of the high level, is always input to the initial value input terminals B and C connected to the control power source P via the inverter 10.
上述したように制御電源Pから初期値入力信号を受けた
BCDカウンタ9aは、クロック端子CKに常時クロッ
ク信号ckが入力され、プリセット端子LKリセット信
号りが入力されると、クロック信号ckのノ9ルスをカ
ウントし、その出力端子AO,BO,Coには、2進−
10進化された出力信号ao + bo 、 coを出
力する。これら出力信号lLOa bo l coは、
デコーダ9aの入力端子A1.B1.CIに各々に入力
される。そして各出力端子Q1乃至Q7には、第2図に
示すようにクロック信号ckのクロックの数に対応した
復号化された復号化信号ql乃至q7を順6一
次出力している。As described above, the BCD counter 9a receives the initial value input signal from the control power supply P, and when the clock signal ck is always input to the clock terminal CK and the preset terminal LK reset signal is input, the clock signal ck is input to the clock terminal CK. The output terminals AO, BO, and Co are filled with binary signals.
It outputs the decimalized output signals ao + bo, co. These output signals lLOa bol co are
Input terminal A1 of decoder 9a. B1. Each is input to CI. As shown in FIG. 2, decoded signals ql to q7 corresponding to the number of clocks of the clock signal ck are output to each output terminal Q1 to Q7 in six sequential order.
そしてデコーダ9bの出力端子Ql乃至Q6に接続され
たオア回路11,12,13によって、この3相信号発
生装置は、第2図に示す信号u、v、wを出力するもの
である。This three-phase signal generator outputs signals u, v, and w shown in FIG. 2 by means of OR circuits 11, 12, and 13 connected to the output terminals Ql to Q6 of the decoder 9b.
第2図においてオア回路11の出力である信号Uは、相
間電圧R−8と同期しておシ、信号V、倍信号は、信号
Uに対しそれぞれ更に120’。In FIG. 2, the signal U, which is the output of the OR circuit 11, is synchronized with the phase-to-phase voltage R-8, and the signal V and the double signal are each further 120' with respect to the signal U.
240°遅れている。上記信号U、信号V、信号Wはそ
れぞれR,S、T相電圧と各々30°遅れの信号となる
。この信号u、v、wは、位相を各各30°進ませるこ
とで交流電源R,S、Tに同期しだ3相信号に変換する
ことができる。240 degrees behind. The signals U, V, and W are delayed by 30 degrees from the R, S, and T phase voltages, respectively. The signals u, v, and w can be synchronized with the AC power supplies R, S, and T by advancing their phases by 30 degrees and can be converted into three-phase signals.
上述した3相信号発生装置において、相間電圧R−8の
周波数が変化した場合を考える。即ち、第3図に示すよ
うに、時刻t1から時刻t2間の正常の周波数時の相聞
電圧R−8(破線)から、時刻t1から時刻t3間の異
常な周波数時の相間電圧Rt −St (実線)に変化
した場合を考える。これは、零クロスする時間が、時間
t(時刻t3一時刻tz )だけ遅れた場合を示して
いる。Consider a case where the frequency of interphase voltage R-8 changes in the three-phase signal generator described above. That is, as shown in FIG. 3, the phase-to-phase voltage R-8 (broken line) at the normal frequency between time t1 and time t2 is changed from the phase-to-phase voltage Rt −St ( Consider the case where the value changes to (solid line). This shows a case where the zero-crossing time is delayed by time t (time t3 - time tz).
上記相間電圧Rt −Stの検出によシ、出力端Xには
、正の半波分の信号Xtが表われ、この信号xtは、P
LL 5に入力されるとともに、波形整形回路8に入力
される。この場合、PLL、5は相間電圧Rt −St
に基づく信号Xiが入力されても、反応遅れが生じるた
め相聞電圧R−8に基づく信号Xに対し動作する。従っ
て分周回路7からは、信号Xに対して6倍の周波数を有
する信号ckが出力される。この信号ckは電気角が3
0’のクロック信号ckとして、リングカウンタ9のB
CDカウンタ9aのクロック端子CKに入力される。By detecting the phase-to-phase voltage Rt -St, a positive half-wave signal Xt appears at the output terminal X, and this signal xt is P
The signal is input to the LL 5 and also to the waveform shaping circuit 8. In this case, PLL, 5 is the phase-to-phase voltage Rt −St
Even if the signal Xi based on R-8 is input, there is a delay in response, so the signal X based on the mutual voltage R-8 is operated. Therefore, the frequency dividing circuit 7 outputs a signal ck having a frequency six times that of the signal X. This signal ck has an electrical angle of 3
As clock signal ck of 0', B of ring counter 9
It is input to the clock terminal CK of the CD counter 9a.
このとき波形整形回路8からは、時刻jl +時刻t
2の時に、信号Xの立ち上がシとともに、同期して立ち
上がるリセット信号1tが出力される。このリセット信
号ttがBCDカウンタ9aのプリセット端子りに入力
され、上記クロック信号ektをカウントする。At this time, from the waveform shaping circuit 8, time jl + time t
At time 2, a reset signal 1t which rises synchronously with the rise of the signal X is output. This reset signal tt is input to the preset terminal of the BCD counter 9a, and the clock signal ekt is counted.
BCDカウンタ9aの出力端AO,BO,C0には、順
次出力信号aot + bot + cotが出力され
る。即ち出力端AO,BO,Coには時刻t1から時刻
t3間で、2進数で、′001”。Output signals aot + bot + cot are sequentially output to output terminals AO, BO, and C0 of the BCD counter 9a. That is, the output terminals AO, BO, and Co have '001' in binary between time t1 and time t3.
@010”、@011’、” 100’、−101”、
@110’。@010", @011', "100', -101",
@110'.
”111’の各組み合せの出力信号aot m、、bo
t rcotが出力される。この場合出力信号aot
*bot 、 cotの組合せ” 111’は時間tだ
けのノぐルス幅を有するものである。上記出力信号ha
tsbot 、 cotは、デコーダ9bの入力端AI
。Output signal aot m,,bo of each combination of “111”
t rcot is output. In this case the output signal aot
*The combination "bot" and "cot"111' has a noggle width of time t.The above output signal ha
tsbot and cot are input terminals AI of the decoder 9b
.
B1.CIに入力される。デコーダ9bの出力端Ql乃
至Q7には、第3図に示すように、各各電気角で60″
′遅れた復号化信号qtl乃至qt7が出力される。な
お復号化信号q・tl乃至q’t6は、電気角60°の
i9ルス幅を有したものであシ、復号化信号qtyは、
時間tのパルス幅を有したものである。B1. Input to CI. The output terminals Ql to Q7 of the decoder 9b have a 60"
'The delayed decoded signals qtl to qt7 are output. Note that the decoded signals q·tl to q't6 have an i9 pulse width of 60 degrees in electrical angle, and the decoded signal qty is
It has a pulse width of time t.
上記のようにリングカウンタ9から出力された復号化信
号q、 t 1乃至q、 t 7を、アンド素子11゜
9−
12.13で各々集めると、信号ujと、この信号ui
に電気角で120°遅れた信号vt、更に信号vtに電
気角で240°遅れた信号Wjがパルス出力される。し
かしながら第3図で示されたように、信号ujは、電気
角で1200毎には出力されないで、時間tだけ位相が
変化してくる。更に信号wtは、・母ルス立ち上シ後1
200で立ち上ってしまい、時間tの間は”O″となり
、時間tが経過した後、再び立ち上るような信号波形と
なってしまう。When the decoded signals q, t1 to q, t7 outputted from the ring counter 9 as described above are collected by the AND elements 11゜9-12.13, the signal uj and this signal ui
A signal vt that is delayed by 120 degrees in electrical angle and a signal Wj that is further delayed by 240 degrees in electrical angle from signal vt are output as pulses. However, as shown in FIG. 3, the signal uj is not output every 1200 electrical degrees, but changes in phase by time t. Furthermore, the signal wt is 1 after the mother pulse rises.
The signal waveform becomes such that it rises at 200, remains "O" during time t, and rises again after time t has elapsed.
前記周期が異なる信号tli 、 Vj 、 wtは、
これらをサイリスタ位相制御等の基準信号として用いた
場合、各相に対応するサイリスタの点弧角が変化するこ
とになる。従ってサイリスタを介して負荷に電力供給す
るような場合、負荷には不均衡な電流が流れてしまう。The signals tli, Vj, wt with different periods are:
When these are used as reference signals for thyristor phase control, etc., the firing angle of the thyristor corresponding to each phase will change. Therefore, when power is supplied to a load via a thyristor, an unbalanced current flows through the load.
例えば、負荷が電動機々らば、この不均衡な電流のため
に回転むらが発生する不具合を生じさせていた。For example, if the load is on multiple electric motors, this imbalanced current causes problems such as uneven rotation.
本発明は上記欠点を除去するためになされたものであり
、3相交流電源の周波数変化により10−
て各相の位相関係が変化したとしても、各相の正規の位
相関係に対応した3相信号を発生し得る3相信号発生装
置を提供することを目的とする。The present invention has been made to eliminate the above-mentioned drawbacks, and even if the phase relationship of each phase changes due to a change in the frequency of the three-phase AC power source, the three-phase AC power supply will maintain the three-phase relationship corresponding to the normal phase relationship of each phase. It is an object of the present invention to provide a three-phase signal generator capable of generating signals.
本発明による3相信号発生装置は、相間電圧検出部によ
り3相交流電源の1組の相間電圧を検出して、この相間
電圧を基にして基準信号発生部によシ、この相間電圧の
周波数に対し6倍の周波数のパルスで同期した基準信号
を発生させて、この基準信号を第1乃至第7の出力端を
有したリングカウンタ部により、上記相聞電圧の立ち上
り開始とともにパルスカウントし、とのパルスカウント
した信号を復号化し、上記第1乃至第7の出力端に順次
出力し、この第1乃′ 至第7の出力端に出力された各
復合化信号を組み合せ取シ出すことにより3相交流電源
に同期した各相信号を発生させるように構成したことに
よシ上記目的を達成させるようにしたものである。The three-phase signal generating device according to the present invention detects one set of inter-phase voltages of a three-phase AC power supply by the inter-phase voltage detection section, and based on this inter-phase voltage, the reference signal generation section determines the frequency of this inter-phase voltage. A reference signal synchronized with pulses having a frequency six times that of The pulse-counted signals are decoded and sequentially outputted to the first to seventh output terminals, and the decoded signals outputted to the first to seventh output terminals are combined and extracted. The above object is achieved by configuring the system to generate signals for each phase in synchronization with the phase alternating current power source.
以下本発明の一実施例を図面を参照して説明する。第4
図は本発明による3相信号発生装置の一実施例を示す回
路構成図であシ、第1図と同一部分には同一符号を付し
てその説明を省略し、異なる部分のみを説明する。第4
図が第1図と異なるのはリングカウンタ9のデコーダ9
bの出力端Ql乃至Q7に接続されるオア素子11.1
3の結線構成と、新たにオア素子14.15を加えたこ
とである。An embodiment of the present invention will be described below with reference to the drawings. Fourth
The figure is a circuit configuration diagram showing one embodiment of the three-phase signal generating device according to the present invention. The same parts as in FIG. Fourth
The difference between the diagram and Figure 1 is the decoder 9 of the ring counter 9.
OR element 11.1 connected to output terminals Ql to Q7 of b
3 and the addition of OR elements 14 and 15.
即ち、デコーダ9bの第3の出力端子Q3と第7の出力
端子Q7を、オア素子14の入力端に接続し、このオア
素子14の出力端と、第1及び第2の出力端Ql、Q2
とを、オア素子11の入力端に接続する。もってとのオ
ア素子1ノの出力端を第1の相の信号出力端Hする。That is, the third output terminal Q3 and the seventh output terminal Q7 of the decoder 9b are connected to the input terminal of the OR element 14, and the output terminal of the OR element 14 and the first and second output terminals Ql, Q2 are connected to each other.
are connected to the input terminal of the OR element 11. The output terminal of the original OR element 1 is set as the signal output terminal H of the first phase.
またオア素子12の出力端Vは、第2の相の信号出力端
とする。更にデコーダ9bの出力端Q1と出力端Q7と
を、オア素子15の入力端に接続し、とのオア素子15
の出力端と、デコーダ9bの出力端Q5及びQ6とをオ
ア素子13の入力端に接続する。もって、とのオア素子
13の出力端を第3の相の信号出力端Wとするものであ
る。Further, the output terminal V of the OR element 12 is assumed to be a second phase signal output terminal. Furthermore, the output end Q1 and the output end Q7 of the decoder 9b are connected to the input end of the OR element 15, and the OR element 15 of the
and the output ends Q5 and Q6 of the decoder 9b are connected to the input end of the OR element 13. Thus, the output terminal of the OR element 13 is set as the signal output terminal W of the third phase.
次に上記のように構成された3相信号発生装置の作用に
ついて、第4図及び第5図に示す波形図を参照して説明
する。第5図においては、第3図と同一波形については
同一符号を付して、その説明は省略し、異なる波形のみ
を説明する第1図及び第3図において説明したように、
光結合素子1によシ3相交流電源R,S、TからR−8
相間の相間電圧Rt −Stを取り出す。この場合相聞
電圧Rt −Stは、正規の相間電圧R−8より時間t
だけ位相が長い波形である。Next, the operation of the three-phase signal generator configured as described above will be explained with reference to the waveform diagrams shown in FIGS. 4 and 5. In FIG. 5, the same reference numerals are given to the same waveforms as in FIG. 3, and the explanation thereof is omitted, and as explained in FIG. 1 and FIG. 3, in which only the different waveforms are explained,
From optical coupling element 1 to 3-phase AC power supply R, S, T to R-8
The phase-to-phase voltage Rt −St is taken out. In this case, the phase-to-phase voltage Rt -St is determined by the time t from the normal phase-to-phase voltage R-8.
It is a waveform with a long phase.
この相間電圧Rt −Stは、PLL 5、分周回路6
゜7を介してリングカウンタ9のBCDカウンタ9aに
入力される。そしてリングカウンタ9のデコーダ9bの
出力端Ql乃至Q7には、第3図及び第5図に示すよう
に復号化された波形qtl乃至qt7が各々出力される
。この出力端13−
Ql乃至Qlから出力された波形qtJ乃至qtyは、
オア素子11.14にょシ相間電圧R−8に同期したパ
ルス幅が電気角で1800の信号upを出力する。また
オア素子12にょ多信号+1pに対し1200遅れたパ
ルス幅1.80’の信号V、を出力する。更にオア素子
13.15により、信号upK対し240°遅れたパル
ス幅18o0の信号W、を出力する。上記第1.第2及
び第3の相の信号出力としての信号up + Vp +
wpは、各々R,S。This phase-to-phase voltage Rt -St is generated by the PLL 5, the frequency dividing circuit 6
The signal is inputted to the BCD counter 9a of the ring counter 9 via the circuit 7. Decoded waveforms qtl to qt7 are outputted to output ends Ql to Q7 of the decoder 9b of the ring counter 9, respectively, as shown in FIGS. 3 and 5. The waveforms qtJ to qty output from the output terminals 13-Ql to Ql are as follows:
The OR elements 11 and 14 output a signal UP having a pulse width of 1800 electrical degrees in synchronization with the phase-to-phase voltage R-8. Further, the OR element 12 outputs a signal V with a pulse width of 1.80' delayed by 1200 with respect to the signal +1p. Furthermore, the OR element 13.15 outputs a signal W with a pulse width of 18o0 delayed by 240 degrees with respect to the signal upK. Above 1. Signal up + Vp + as signal output of the second and third phase
wp are R and S, respectively.
T相電圧に対して30°遅れで、各相に同期した3相信
号となっている。It is a three-phase signal that is delayed by 30 degrees with respect to the T-phase voltage and synchronized with each phase.
上記においては、信号U、は、デコーダ9bの出力端Q
7から出力される信号qt7が、第3図における信号u
tにオア条件で集合されたものとなる。また第3図にお
ける信号Wjに、信号qt7がオア条件で集合されたも
のが、信号U、となっている。In the above, the signal U is the output terminal Q of the decoder 9b.
The signal qt7 output from 7 is the signal u in FIG.
It is set on t with an OR condition. Further, the signal U is obtained by combining the signal qt7 with the signal Wj in FIG. 3 under an OR condition.
以上述べたように本実施例では、BCDカウンタ9aか
らの出力を、7つの出力端を有するデコーダ9bで復号
化し、この復号化された各信号を、オア素14−
子11,12.13,14.15の組合せにより、オア
条件で取シ出すようにしたので、3相交流電源のR,S
、T各相に30’遅れにて同期した3相信号を各々出力
させることができる。As described above, in this embodiment, the output from the BCD counter 9a is decoded by the decoder 9b having seven output terminals, and each of the decoded signals is sent to the OR elements 14, 11, 12, 13, With the combination of 14.15, we have made it possible to take out on the OR condition, so the R, S of the 3-phase AC power supply
, T can output three-phase signals synchronized with each phase with a delay of 30'.
本発明は上記実施例に限定されるものではなく、例えば
第6図に示すようにオア素子11゜14を合体して、入
力端が4つのオア素子16で実現し、またオア素子13
.15を合体して入力端が4つのオア素子17で実現し
たとしても第5図に示したのと同様の信号出力を得るこ
とができる。The present invention is not limited to the above embodiment, but for example, as shown in FIG.
.. Even if the input terminals are realized by combining four OR elements 17, a signal output similar to that shown in FIG. 5 can be obtained.
以上述べた他に本発明は、その要旨を変えない範囲で種
々変形して実施できる。In addition to those described above, the present invention can be implemented with various modifications without departing from the gist thereof.
以上述べた本発明によれば、3相交流電源の1組の相間
電圧の周波数が変化したとしても、正規の相間電圧に同
期した基準信号を、リングカウンタ部でパルスカウント
し、このパルスカウントした信号を復号化して、との復
号化信号を、オア素子を用いて組み合せて取シ出すよう
にしたので、3相交流電源の各相の正規の位相関係に対
応した、3相信号を発生し得る3相信号発生装置が提供
できる。According to the present invention described above, even if the frequency of one set of phase-to-phase voltages of a three-phase AC power source changes, the ring counter unit counts pulses of a reference signal synchronized with the regular phase-to-phase voltage, and Since the signal is decoded and the decoded signals are combined and extracted using an OR element, a three-phase signal corresponding to the normal phase relationship of each phase of the three-phase AC power supply can be generated. It is possible to provide a three-phase signal generator that obtains the following three-phase signal generation device.
第1図は従来の3相信号発生装置を示す回路構成図、第
2図及び第3図は第1図に示す3相信号発生装置の作用
を説明するための波形図、第4図は本発明による3相信
号発生装置の一実施例を示す回路構成図、第5図は第4
図に示す3相信号発生装置の作用を説明するだめの波形
図、第6図は本発明による3相信号発生装置の他の実施
例を示す回路構成図である。
1・・・光結合素子、1a・・・発光ダイオード、16
・・・ファトトランジスタ、2・・・抵抗、3・・・ダ
イオード、4・・・抵抗、5・・・位相ロックドループ
回路(PLL )、5a・・・位相検出回路、5b・・
・電圧制御発振回路、6,7・・・分周回路、8・・・
波形整形回路、9・・・リングカウンタ、9a・・・2
進化−10進カウンタ(BCDカウンタ)、10・・・
ダイオード、11.12,13,14,15゜16.1
7・・・オア素子。
17−
第区図
第5図
111”lFig. 1 is a circuit configuration diagram showing a conventional three-phase signal generator, Figs. 2 and 3 are waveform diagrams for explaining the operation of the three-phase signal generator shown in Fig. 1, and Fig. 4 is a diagram of the present invention. A circuit configuration diagram showing an embodiment of the three-phase signal generator according to the invention, FIG.
FIG. 6 is a waveform diagram for explaining the operation of the three-phase signal generating device shown in the figure, and FIG. 6 is a circuit configuration diagram showing another embodiment of the three-phase signal generating device according to the present invention. 1... Optical coupling element, 1a... Light emitting diode, 16
... Fat transistor, 2... Resistor, 3... Diode, 4... Resistor, 5... Phase locked loop circuit (PLL), 5a... Phase detection circuit, 5b...
・Voltage controlled oscillation circuit, 6, 7... Frequency divider circuit, 8...
Waveform shaping circuit, 9...Ring counter, 9a...2
Evolution - Decimal counter (BCD counter), 10...
Diode, 11.12,13,14,15°16.1
7...OR element. 17- District Map Figure 5 111"l
Claims (1)
部と、この相関電圧検出部から得られる相間電圧の周波
数に対し6倍の周波数のノ4ルスで同期した基準信号を
出力する基準信号発生部と、前記相聞電圧の立ち上シ開
始とともに前記基準信号のパルスをカウントし、とのi
4ルスカウントされた信号を復号化して第1乃至第7の
出力端に順次出力するリングカウンタ部と、このリング
カウンタ部の第1乃至第3及び第7の出力端を4つの入
力端に各々接続し出力端を第1の相の信号出力端とする
第1の論理和回路部と、前記リングカウンタ部の第3乃
至第5の出力端を3つの入力端に各々接続し出力端を第
2の相の信号出力端とする第2の論理和回路部と、前記
リングカウンタ部の第1の出力端及び第5乃至第7の出
力端を4つの入力端に各々接続し出力端を第3の相の信
号出力端とする第3の論理和回路部とから構成されたこ
とを特徴とする3相信号発生装置。A phase-to-phase voltage detection unit that detects a set of phase-to-phase voltages of a three-phase AC power supply, and a standard that outputs a reference signal synchronized with a frequency six times the frequency of the phase-to-phase voltage obtained from this correlation voltage detection unit. a signal generating section; and counting pulses of the reference signal at the start of the rise of the phase voltage;
a ring counter section that decodes signals counted by four pulses and sequentially outputs them to first to seventh output terminals; and the first to third and seventh output terminals of this ring counter section are respectively connected to four input terminals. a first logical sum circuit section connected to each other and whose output terminal is the signal output terminal of the first phase, and a third to fifth output terminal of the ring counter section connected to each of the three input terminals, whose output terminal is the first phase signal output terminal. A second OR circuit unit serving as a signal output terminal for two phases, and a first output terminal and fifth to seventh output terminals of the ring counter unit are respectively connected to four input terminals, and the output terminal is connected to a second A three-phase signal generating device comprising: a third OR circuit section serving as a signal output terminal for three phases.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15933582A JPS5947975A (en) | 1982-09-13 | 1982-09-13 | 3-phase signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15933582A JPS5947975A (en) | 1982-09-13 | 1982-09-13 | 3-phase signal generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5947975A true JPS5947975A (en) | 1984-03-17 |
Family
ID=15691573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15933582A Pending JPS5947975A (en) | 1982-09-13 | 1982-09-13 | 3-phase signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5947975A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS625838A (en) * | 1985-07-02 | 1987-01-12 | Mitsubishi Petrochem Co Ltd | Manufacture of resin foamed molded product with surface-decorative layer |
JPS625839A (en) * | 1985-07-02 | 1987-01-12 | Mitsubishi Yuka Badische Co Ltd | Manufacture of resin foamed molded product with coating layer |
JP2014168367A (en) * | 2013-02-28 | 2014-09-11 | Fujitsu General Ltd | Three-phase rectifier |
-
1982
- 1982-09-13 JP JP15933582A patent/JPS5947975A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS625838A (en) * | 1985-07-02 | 1987-01-12 | Mitsubishi Petrochem Co Ltd | Manufacture of resin foamed molded product with surface-decorative layer |
JPS625839A (en) * | 1985-07-02 | 1987-01-12 | Mitsubishi Yuka Badische Co Ltd | Manufacture of resin foamed molded product with coating layer |
JP2014168367A (en) * | 2013-02-28 | 2014-09-11 | Fujitsu General Ltd | Three-phase rectifier |
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