JPS5947655A - Parity circuit - Google Patents

Abstract

PURPOSE:To obtain a miniature parity circuit which is capable of a high-speed operation with low power consumption, by cascading (n) pieces of unit circuits which output the same signal as an input signal or its inverse signal in response to the signal of a control terminal, and distributing one bit of the information to be checked to each unit circuit. CONSTITUTION:When one bit of the digital information to be checked is supplied to a control terminal 5 of a unit circuit 2, the input signals of input terminals 3a and 3b are controlled with said bit set at 1 or 0 and then delivered through output terminals 4a and 4b. Then (n) units of circuits 2 are cascaded, and one bit of the n-bit digital information is distributed to each circuit 2 to supply the digital information to the terminal 5. Then it is checked whether one unit of the n-bit digital information delivered from terminals 4a and 4b is odd or even.

Description

【発明の詳細な説明】 〔発明の属する分野〕 本発明は、ディジタル情報を扱う際に用いられるパリテ
ィ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a parity circuit used when handling digital information.

〔従来技術〕[Prior art]

第１図により従来のパリティ回路を説明する。 A conventional parity circuit will be explained with reference to FIG.

第１図は１６ビツｉ・のディジタル情報を入力する場合
の例で、ＤＯ”Ｄ１５はディジタル情報、］はそれぞれ
排他的論理和回路、１）　Ｃはパリティ検査出方である
。第１図において、１６ビツトのディジタル情報に°′
１パの数が奇数個ある場合にはパリティ検査出力１）Ｃ
ば′１″となり、偶数個ある場合には０′°となる。従
って、１６ビツトのディジタル情報における°１″の個
数の奇偶を検査することができる。Figure 1 is an example of inputting 16-bit digital information, where DO"D15 is the digital information, ] is the exclusive OR circuit, and 1) C is the parity check. In Figure 1, , 16-bit digital information °'
If the number of 1 pars is odd, the parity check output 1)C
If there is an even number, it becomes 0'°.Therefore, it is possible to check whether the number of 0'1's in 16-bit digital information is odd or even.

このように、たとえばディジタル情報の°１”２の個数
の奇偶の検査を行なえば、ディジタル情報に任意の１ビ
ツトのデータ誤りが有るが否かを知ることができる。In this way, for example, by checking whether the number of pieces of digital information is odd or even, it is possible to know whether or not there is an arbitrary one-bit data error in the digital information.

一般に、メモリ装置においては、メモリの入出力回路に
パリティ回路を置いて、ディジタル情報を書込む場合は
、ディジタル情報の１″の個数の奇偶を検査し、奇数個
ならば“０″、偶数個ならば”１′°を表わす１ビツト
のパリティビットをディジタル情報に付加（パリティ発
生）してメモリに書込み、読出す場合は、再びディジタ
ル情報の”１゛°の個数の奇偶を検査し、その結果を前
記付加したパリティビットと照合してディジクル情報に
１ビット誤りがあるか否かをチェック（パリティチェッ
ク）している。Generally, in memory devices, when writing digital information by placing a parity circuit in the input/output circuit of the memory, the number of 1''s in the digital information is checked to see if it is odd or even. Then, when adding a 1-bit parity bit representing "1'° to digital information (parity generation) and writing it to memory and reading it out, check again whether the number of "1'°'s in the digital information is odd or even, and then The result is compared with the added parity bit to check whether there is a 1-bit error in the digital information (parity check).

ところて、従来パリティ回路の基本回路となるＪｌｌｌ
ｌ論的論理回路低９個のＭＯ８＋−ランジスタを必要と
し、３ノ佃ルールにおけるゲート形状のアスペクト比（
縦横比）が＆へ＝４のＭＯＳトランジスタで構成すると
、回路の信号遅延時間ば１０　ｎｓ、消費型ブ月ｉ１　
＋１１Ｗ程度を必要とした。従って第１図より明らかな
ように、従来のパリティ回路においては、ディジタル情
報のビット数が増加するにつれて多数の排他的論理和回
路が必要となるため、ハリティ回路の金物量、消費電力
および信号遅延時間が増加するという欠点があった。By the way, Jllll, which is the basic circuit of the conventional parity circuit.
The logical logic circuit requires 9 MO8+- transistors, and the aspect ratio of the gate shape according to the 3-no-Tsukuda rule (
When configured with MOS transistors with an aspect ratio of &=4, the signal delay time of the circuit is 10 ns, and the consumption type i1
Approximately +11W was required. Therefore, as is clear from Figure 1, in conventional parity circuits, as the number of bits of digital information increases, a large number of exclusive OR circuits are required. The disadvantage is that it takes more time.

〔発明の目的〕[Purpose of the invention]

本発明の目的は上記従来の欠点を除去し、小形にして高
速かつ低消費電力て′動作するパリティ回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned conventional drawbacks and to provide a parity circuit that is compact, operates at high speed, and with low power consumption.

〔発明の概要〕[Summary of the invention]

本発明は、２個の入力端子と２個の出力端子と１個の制
御端子を有し、該制御端子への２値θ）ディジクル入力
の値に対応して、前記２個σ）入力端子の入力信号パ１
′″、＋１０１＋と同一の信号ＩＩ　ｉ　ＩＩ、′“Ｏ
Ｉ＋あるいは該入力信号の反転化’”’づ’”　Ｏ“、
°゛１１パ記２個の出力端子から出力する機能を有する
単位回路をｎ個縦続接続してノ（リテイ回路を構成した
ことを特徴とするものである１゜〔発明の実施例〕 第２図は本発明の一実施例のブロック図である。The present invention has two input terminals, two output terminals, and one control terminal, and corresponds to the value of the binary θ) digit input to the control terminal. The input signal of
'", +101+ and the same signal II i II, '"O
I+ or inversion of the input signal '"'zu'"O",
1゛ [Embodiment of the invention] Second The figure is a block diagram of one embodiment of the present invention.

第２図において、２が単位回路で、２個の入力端子３　
ａ　、　３１）、２個の出力端子４　ａ　、　４１）お
よび１個の制御端子５を有し、制御端子５に検査しよう
とするディジタル情報の１ビツトを人力すると、そのビ
ットがＩＩ　Ｉ　ＩＩであるか′０“であるかにより、
入力端子３ａ、３ｂの入力信号を制御して出力端子４ａ
、４１）から出力するものである。この単位回路２をｎ
個縦続接続し、各単位回路２に対して１１ビットのディ
ジタル情報をそれぞれ１ビットずつ分配して制御端子５
に入力し、該Ｉ］ビットのディジタル情報の′１′の個
数が奇数個か偶数個かを検査する。In Figure 2, 2 is a unit circuit, and two input terminals 3
a, 31), two output terminals 4a, 41), and one control terminal 5, and when one bit of digital information to be inspected is manually input to the control terminal 5, that bit is II II II. Depending on whether it is or is '0',
Controls input signals of input terminals 3a and 3b to output terminal 4a
, 41). This unit circuit 2 is
11-bit digital information is distributed to each unit circuit 2 by 1 bit, and the control terminal 5 is connected in series.
It is checked whether the number of '1's in the digital information of the I] bit is an odd number or an even number.

いま左端の単位回路２０入力端子３ａに入力信号ＩＩ　
Ｉｌｌを、入力端子３１〕に人力信号ＩＩ　ＯＩＩを入
力した場合を考える。該単位回路２は、制御端子５に人
力されたディジクル入力が°′１′′であれば出力端子
／Ｉン１から０″、出力端子４ｂから１“を出力し、”
　０　”であれば出力端子４ａから′１゛、出力端子４
　ｂから０゛を出力する。すなわち、単位回路２は、制
御端子５に入力された信号が１″であれば、入力端子３
　；ｉ　、　３　））の入力信号の反転杓号を出力端子
４　ａ　＋　４　！＋から出力し、制御端イ５の信号が
０′″であれば、入力端子３ａ１゜３１）の入力信号と
同一符号の信号を出力端子４ａ。Input signal II is now input to the input terminal 3a of the leftmost unit circuit 20.
Consider the case where a human input signal II and OII are input to the input terminal 31. The unit circuit 2 outputs 0'' from the output terminal/In1 and 1'' from the output terminal 4b when the digital input input to the control terminal 5 is °'1''.
0'', output terminal 4a to '1'', output terminal 4
Outputs 0゛ from b. That is, if the signal input to the control terminal 5 is 1'', the unit circuit 2
;i, 3)) Outputs the inverted signal of the input signal to the output terminal 4a + 4! +, and if the signal at the control terminal A5 is 0'', a signal with the same sign as the input signal at the input terminal 3a1 (31) is output from the output terminal 4a.

４１）から出力する。２段目以降の各単位回路の動作も
同様である。従って、ｎビットのディジタル情報のうち
、′１“の個数が奇数個あれば、右端の単位回路２の出
力端子４；１からは０″が、出力端−ｒ４１）からは１
°′が出力され、偶数個であれば、出力端子４　ａから
°°１″、出力端子４１〕から０′°が出力される。よ
って、ディジクル情報の°゛１″の個数が奇数個である
ことを１゛で、偶数個であることを１１０　ＩＩで判別
しようとすれば、右端の単位回路の出力端子４２１の出
力をインバータによる反転バッファ回路に通ずか、ある
いは出力端子４１）の出力をそのまま用いることにより
判別できる。すなわち、第２図に示す回路は、＋］ビッ
トのディジタル情報にパリティビットを発生して付加す
るか、あるいはｎビットのディジタル情報のパリティチ
ェックを行うパリティ回路として使用できる。41). The operation of each unit circuit from the second stage onwards is also similar. Therefore, if there is an odd number of '1's in the n-bit digital information, 0' will be output from the output terminal 4;1 of the rightmost unit circuit 2, and 1 will be output from the output terminal -r41).
°' is output, and if the number is even, °°1'' is output from the output terminal 4a, and 0'° is output from the output terminal 41].Therefore, if the number of digital information °1'' is an odd number, If we want to determine that something is an even number using 1゛, and that there is an even number using 110 II, we can either pass the output of the output terminal 421 of the rightmost unit circuit to an inverting buffer circuit using an inverter, or pass the output of the output terminal 41). It can be determined by using as is. That is, the circuit shown in FIG. 2 can be used as a parity circuit that generates and adds a parity bit to +]-bit digital information, or performs a parity check on n-bit digital information.

第３図は単位回路２をｆ１ＭＯＳトランジスタで構成し
た具体例である。第３図において、Ｑ１〜Ｑ４はｎＭＯ
ｓＭＯＳトランジスタたスイッチ、６はインバータであ
る。いま入力端子３ａに１°′、３ｂに０″′を入力す
る場合を考える１、この場合、制御端子５にディジタル
入力ＩＩ　Ｉ　ＩＩが入ると、インバータ６のためスイ
ッチＱ、、Ｑ２はオフし、ｃ、２．。FIG. 3 shows a specific example in which the unit circuit 2 is composed of f1MOS transistors. In Figure 3, Q1 to Q4 are nMO
The switch is an sMOS transistor, and 6 is an inverter. Now consider the case where 1°' is input to the input terminal 3a and 0''' to the input terminal 3b. In this case, when the digital input II II is input to the control terminal 5, the switches Q, Q2 are turned off because of the inverter 6. ,c,2.

Ｑ４はオンする。従って、出力端子４ｄかもｌｊＱ　”
　０　”、′４ｂからは０１　＋１が出力される３、又
、制御端子５にディジタル入力＋１０１＋が入ると、イ
ンバータ６のためスイッチＱ、、Ｑ２はオン、Ｑ３．Ｑ
４はオフとなり、出力端子４；Ｊからは°ｌ″、４ｂか
らはＩＩ　Ｏ１１が出力される。次に入力端子３ａに“
０″、３１〕に１”′を入力する場合を考える。この場
合、制御端子５に′１′′が入ると、上記のようにスイ
ッチＱ、、Ｑ、、はオフ、Ｑ３．Ｑ４はオンとなるため
、出力端子４　ａからは“１′”、４１）からは０″が
出力される。又、制御端子５にＩＩ　Ｏ１１が入ると、
スイッチＱ、、Ｑ２がオン、ＱＡ、Ｑ４がオフとなるた
め、出力端子４ａからは０″、ｌｔｂがらは１″が出力
される。Q4 is turned on. Therefore, output terminal 4d may be ljQ”
0'', '4b outputs 01 +13, and when the digital input +101+ is input to the control terminal 5, the inverter 6 turns on the switches Q, Q2, and Q3.Q
4 is turned off, output terminal 4; J outputs °l'', and output terminal 4b outputs II O11. Next, input terminal 3a outputs "
Consider the case where 1'' is input to 0'', 31]. In this case, when ``1'' is applied to the control terminal 5, the switches Q, , Q, , are turned off as described above, and Q3 . Since Q4 is turned on, "1'" is output from output terminal 4a and 0" is output from output terminal 41). Also, when II O11 is input to control terminal 5,
Since the switches Q, Q2 are on and QA, Q4 are off, 0'' is output from the output terminal 4a, and 1'' is output from ltb.

第４図は単位回路２を０ＭＯ８）ランジスタで構成した
他の具体例である。第４図において、Ｑ１〜Ｑ４はＣＭ
ＯＳトランジスタを用いたスイッチである。動作は第３
図と同様であるので説明を省略する。FIG. 4 shows another specific example in which the unit circuit 2 is composed of 0MO8) transistors. In Figure 4, Q1 to Q4 are CM
This is a switch using an OS transistor. Action is the third
Since it is similar to the figure, the explanation will be omitted.

第５図は単位回路２をＣＭＯＳトランスフアゲ−１−で
構成した更に他の具体例である。第５図において、Ｑ、
〜Ｑ４は０ＭＯ３）ランスファゲートを用いたスイッチ
、６はインバータである。第５図の動作も第３図と同様
であるので、説明は省略する。FIG. 5 shows yet another specific example in which the unit circuit 2 is constructed from a CMOS transfer game 1. In Figure 5, Q,
~Q4 is a switch using a 0MO3) transfer gate, and 6 is an inverter. The operation in FIG. 5 is also similar to that in FIG. 3, so the explanation will be omitted.

第３図の単位回路を縦続接続して第２図の構成とした具
体的回路例を第６図に示す。すなわち、第３図に示す回
路で単位回路を構成すれば、従来の排他的論理和回路が
９個のＭＯ８＋−ランジスタを必要としていたのに対し
、インバータ用のＭＯＳトランジスタ２個を加えても６
個ですむ。さらに第４図の回路を用いれば、４個ですむ
ことになる。信号遅延時間も、前記同一般計ルールで従
来の１０ｎｓに比べ５ｎｓとなり、高速化できる。ただ
しディジタル情報のビット数が増すと、入力端子３ａま
たは３ｂに加えたディジタル入力゛１′″の信号レベル
が次第に低下し、信号遅延の原因となる。FIG. 6 shows a specific example of a circuit in which the unit circuits shown in FIG. 3 are connected in cascade to form the configuration shown in FIG. 2. In other words, if a unit circuit is configured with the circuit shown in Fig. 3, the conventional exclusive OR circuit requires nine MO8+- transistors, but even if two MOS transistors for the inverter are added, the number of transistors required is six.
Only one piece is enough. Furthermore, if the circuit shown in FIG. 4 is used, only four are required. The signal delay time is also 5 ns compared to the conventional 10 ns using the same general rule as described above, and can be increased in speed. However, as the number of bits of digital information increases, the signal level of digital input "1" applied to input terminal 3a or 3b gradually decreases, causing signal delay.

しかし、これに対しては、縦続接続された単位回路の適
当な単位回路間に信号増幅形あるいは偶数段のインバー
タ形弁反転バッファ回路等を設けるか、あるいはディジ
タル情報を分割して奇偶を検し、各々の検査結果から最
終的に奇偶を判断する回路を設ける等により、金物量の
増加を最少に押えて高速動作を維持することができる。However, to deal with this, it is necessary to install a signal amplification type or even-stage inverter-type valve inverting buffer circuit between appropriate unit circuits of the cascade-connected unit circuits, or to divide the digital information and detect whether it is odd or even. By providing a circuit that ultimately determines whether the test results are odd or even, it is possible to minimize the increase in the amount of hardware and maintain high-speed operation.

さらに金物量はトランジスタが１個増えるが、第５図の
回路を用いることにより、ディジタル入力″１”の信号
レベルを低下させることな（高速動作が可能である１、 また、本発明のパリティ回路は、ディジタル入力ＩＩ　
Ｉ　ＩＩおよびパ０“″を単に転送制御する動作から成
り立っている。従って、スタティック電力の消費は、例
えば第３図の単位回路の場合、インバータ６のみで行な
われるため、従来例において１＋ｎＷであったのに対し
、０．２　ｒｒ＋Ｗで済む。Furthermore, the amount of hardware increases by one transistor, but by using the circuit shown in Figure 5, the signal level of the digital input "1" will not be lowered (high-speed operation is possible1). is digital input II
It consists of the operation of simply controlling the transfer of III and PA0"". Therefore, in the case of the unit circuit shown in FIG. 3, static power consumption is performed only by the inverter 6, so that the static power consumption is only 0.2 rr+W, whereas it was 1+nW in the conventional example.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、少ない金物量で
高速かつ消費電力の少ないパリティ発生およびパリティ
チェック機能を有するパリティ回路を構成できる。従っ
て、例えばディジタル情報の入出力回路部に、パリティ
発生回路およびパリティチェック回路として本発明のパ
リティ回路を用いたメモリ装置を、半導体基板上に構成
するメモＩＪ　Ｌ　Ｓ　Ｊを考えた場合、入出力回路部
を小形、高速、低消費電力化でき、かつレイアウト面積
が小さいため、メモ！Ｊ　Ｌ　Ｓ　Ｉの製造歩留りを向
上させることができる。この効果は、８ビツトのディジ
タル情報から１６ビツトのディジタル情報に、さらには
３２ビツトのディジタル情報にと、ディジタル情報のビ
ット数が増えれば増えを程大きくなる。As described above, according to the present invention, it is possible to construct a parity circuit having parity generation and parity check functions at high speed and with low power consumption using a small amount of hardware. Therefore, for example, if we consider a memory device that uses the parity circuit of the present invention as a parity generation circuit and a parity check circuit in the digital information input/output circuit section on a semiconductor substrate, the input/output Note that the circuit section can be made smaller, faster, and consume less power, and the layout area is small! The manufacturing yield of JLSI can be improved. This effect becomes more significant as the number of bits of digital information increases, from 8-bit digital information to 16-bit digital information, and further to 32-bit digital information.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のパリティ回路の論理回路図、第２図は本
発明の一実施例のブロック図、第３図乃至第５図は第２
図における単位回路の具体的構成例を示す図、第６図は
第３図の単位回路を用（・て第２図の構成とした場合の
回路例を示す図である。 ２・・・単位回路、３ａ、３ｂ・・・入力端子、４　ａ
　、　４１）・・・出力端子、５・・・制御端子。 代理人弁理士　鈴　木　　　誠 オ　２　図 ２ 第３図FIG. 1 is a logic circuit diagram of a conventional parity circuit, FIG. 2 is a block diagram of an embodiment of the present invention, and FIGS.
FIG. 6 is a diagram showing a specific example of the configuration of the unit circuit in the figure, and FIG. 6 is a diagram showing an example of the circuit when the unit circuit in FIG. Circuit, 3a, 3b...Input terminal, 4a
, 41)...Output terminal, 5...Control terminal. Representative Patent Attorney Masao Suzuki 2 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] （１）２個の入力端子と２個の出力端子と１個の制御端
子を有し、前記制御端子に与える信号の論理値に対応し
て、前記入力端子の入力信号と同一の信号あるいは反転
信号を前記出力端子から出力する単位回路を１１個縦続
接続し、初段の単位回路の入力端子に１″、ＴＩ　Ｏ１
１の信号を入力すると共に各単位回路の制御端子にはｎ
ビット構成の被検査ディジタル情報を１ビツトずつ分配
して与えることを特徴とするパリティ回路。(1) It has two input terminals, two output terminals, and one control terminal, and corresponds to the logical value of the signal given to the control terminal, and the signal is the same as the input signal of the input terminal or is an inversion of the input signal of the input terminal. Eleven unit circuits that output signals from the output terminals are connected in cascade, and the input terminal of the first stage unit circuit is connected to 1", TI O1.
1 signal is input, and n is input to the control terminal of each unit circuit.
A parity circuit characterized in that it distributes and supplies bit-structured digital information to be tested bit by bit.