JPS5947477B2 - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JPS5947477B2
JPS5947477B2 JP49061030A JP6103074A JPS5947477B2 JP S5947477 B2 JPS5947477 B2 JP S5947477B2 JP 49061030 A JP49061030 A JP 49061030A JP 6103074 A JP6103074 A JP 6103074A JP S5947477 B2 JPS5947477 B2 JP S5947477B2
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Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体内の複数の領域間の分離を安定に供給
する半導体構造に関する。TECHNICAL FIELD The present invention relates to semiconductor structures that stably provide isolation between regions within a semiconductor.

（背景技術） 各種半導体装置は、例えば、ビジコン用ターゲット構造
、バイポーラ型又は電界効果トランジスタ型の半導体集
積回路、拡散型又はショットキ・バリア・デバイスを含
むヘテロジャンクション型のダイオード・アレイ等の半
導体表面上の隣接した領域間の有効な分離を必要とする
。(Background Art) Various semiconductor devices are manufactured on semiconductor surfaces, such as vidicon target structures, bipolar or field effect transistor type semiconductor integrated circuits, and heterojunction type diode arrays including diffused or Schottky barrier devices. requires effective separation between adjacent regions.

そのような分離を行うために用いられる方法には、拡散
分離法やエッチング法等がある。拡散分離は、逆の導電
形式又は同一の導電形式で高い導電率の領域が半導体内
に拡散あるいはイオン注入されて分離を。行い、エッチ
ング法は半導体内に溝を形成し、必要であればその溝に
絶縁材を充填する方法である。また、分離すべき半導体
領域間の電荷特性は、絶縁物によつて半導体から分離さ
れた金属電極に加えられる電圧によつて制御される。そ
のような構造のすべては、製造コスト又は最終製品の安
定性の点で欠点を有する。（目 的） 本発明は、半導体内の複数の領域間の分離を広い範囲の
動作条件下で安定に供給し得る半導体構造を提供するこ
とを目的とする。Methods used to perform such separation include a diffusion separation method and an etching method. Diffusion isolation is when regions of high conductivity, either of opposite conductivity type or of the same conductivity type, are diffused or ion-implanted into a semiconductor to achieve separation. The etching method is a method of forming a groove in the semiconductor and filling the groove with an insulating material if necessary. Furthermore, the charge characteristics between the semiconductor regions to be separated are controlled by a voltage applied to a metal electrode separated from the semiconductor by an insulator. All such structures have drawbacks in terms of manufacturing cost or stability of the final product. (Objective) An object of the present invention is to provide a semiconductor structure that can stably provide isolation between multiple regions within a semiconductor over a wide range of operating conditions.

（発明の概要） 本発明によれば半導体内の隣接する領域間の分離が広い
範囲の動作条件下で製品が安定となるような方法で行う
ことの出来る構造が提供される。SUMMARY OF THE INVENTION In accordance with the present invention, a structure is provided in which separation between adjacent regions within a semiconductor can be achieved in such a manner that the product is stable over a wide range of operating conditions.

さらに詳細には本発明は、例えばイオン注入のような所
望の手段によりその半導体の絶縁層内に所望のパターン
で電荷を形成し、そして注入されるべきイオンに加えら
れる加速電圧を制御することによｈ絶縁体内の電荷の位
置を絶縁層と半導体の界面から離れた領域に集中させて
、絶縁層と半導体との界面の表面から浅い部分の層状態
を保存すると共に、充分な電荷を絶縁体に注入して半導
体内に伸びる電界を発生して、絶縁体の外部からの電子
ビームによる負電荷が供給されたときの横方向の伝導を
防止する。例えばその絶縁体の破壊電位に近い電界強度
をつくｈ不動の電荷を容易につくることが出来る。本発
明は、さらに絶縁体内に置かれた電荷の位置が例えば９
００℃までのような高い温度でさえ実質的な影響を受け
ないようにすることができる。More particularly, the present invention relates to forming charges in a desired pattern in an insulating layer of the semiconductor by any desired means, such as ion implantation, and controlling the accelerating voltage applied to the ions to be implanted. By concentrating the charge within the insulator in a region away from the interface between the insulating layer and the semiconductor, the layer state of the shallow part from the surface of the interface between the insulating layer and the semiconductor is preserved, and sufficient charge is transferred to the insulator. is injected into the semiconductor to generate an electric field that extends within the semiconductor to prevent lateral conduction when a negative charge is supplied by an electron beam from outside the insulator. For example, it is possible to easily create an immobile charge with an electric field strength close to the breakdown potential of the insulator. The present invention further provides that the position of the charge placed in the insulator is, for example, 9
Even temperatures as high as 00° C. can be rendered virtually unaffected.

そのような注入された電荷の不動性のメカニズムはまだ
解明されていないが少くとも部分的には絶縁体の輻射損
傷そしてまたは外来原子の影響の結果によるものと考え
られる。例えばＳｉＯ２またはＳｉＯ２のような絶縁物
がイオン衝撃を受けるような場合には永久的な高密度の
電荷パターンがつくられる。本発明は、さらに比較的低
い強度のイオン衝撃でもそれらイオンがセシウムのよう
なアルカリ金層である場合には所望の永久的電荷がつく
られることを開示する。The mechanism for such immobility of injected charges is not yet understood but is believed to be at least partially the result of radiation damage to the insulator and/or the effects of foreign atoms. For example, when an insulator such as SiO2 or SiO2 is subjected to ion bombardment, a permanent dense charge pattern is created. The present invention further discloses that even relatively low intensities of ion bombardment can create the desired permanent charge when the ions are an alkali gold layer such as cesium.

本発明は、さらに、そのような沈着電荷の分離の特に有
効な応用がカメラ撮像管において可能であることを開示
する。The present invention further discloses that a particularly useful application of such deposited charge separation is possible in camera image tubes.

このためにＮ形物質からなる数ミクロンの厚さのシリコ
ンウエハの一方の側にＮ＋層をそして他方の側に２００
０〜４０００ｘの厚さのＳｉＯ２層を形成する。不動の
正電荷をもつＳｉＯ２の格子パターンが例えば１０００
Ａの深さまでこのＳｉＯ２の表面に注入される。この注
入された電荷の密度は好適には１平方センチメートル当
力２〜３×１０１２個の程度である。そのような電荷密
度はボロン（ほう素）のイオンを加速電位を２０ＫＶの
程度としドーズ量を１０１Ｓイオン／ｄ として注入す
るかあるいはセシウムを１２０ＫＶ程度の加速電位と２
×３×１０１２イオン／ｄのドーズ量とをもつて注入す
ることによ６つくることが出来る。格子パターン内のス
ペースには例えば５０Ａの厚さで半導体に接触する酸化
物層がある。For this purpose, an N+ layer is placed on one side of a silicon wafer several microns thick made of N-type material and 200 nm thick on the other side.
Form a SiO2 layer with a thickness of 0-4000x. For example, a lattice pattern of SiO2 with immobile positive charges has 1000
It is implanted into the surface of this SiO2 to a depth of A. The density of this injected charge is preferably on the order of 2 to 3 x 10<12> cells per square centimeter. Such a charge density can be obtained by implanting boron ions at an accelerating potential of about 20 KV and a dose of 101 S ions/d, or by implanting cesium ions at an accelerating potential of about 120 KV and a dose of 101 S ions/d.
6 can be created by implanting with a dose of 3×10 12 ions/d. In the spaces within the grating pattern there is an oxide layer contacting the semiconductor with a thickness of, for example, 50A.

例えば４００Ａ程度の厚さのガリウム砒素の高抵抗層が
上記の薄い酸化物領域とイオン注入された酸化物領域を
含む全表面にスパツタリングされる。本発明によればそ
のようなターゲツト構造は薄い酸化物層とガリウム砒素
層および半導体（これにまたが力そのウエハのガリウム
砒素側を走査する電子ビームによｈ逆バイアス電荷が発
生する）の組合せによｈ形成される複数の独立したヘテ
ロジャンクションとして作用する。この逆バイアス電荷
は、その表面を走査する電子ビームがターゲツトの電位
に対して２〜３ボルト負である電位に維持された電子源
からつくられるならばその電子源からの電子は加速ビー
ム形成およびビーム偏向系を通つた後にそのビームで走
査された連続する領賊を２〜３ボルト負かあるいはカソ
ード電位にまで充電するようにこのウエハのＮ＋層をも
つ側に光子を当てることによｈ半導体内につくられたホ
ール対で放電されうるのであＩ，そして残力の電子は電
子銃構造のアノードまたは電子銃に関連した減速メツシ
ユによｉピツクアツプされｂべ〈反射される。その結果
、ウエハのＮ＋側に当る画像を形成する光はこの電子ビ
ームで走査される。出力信号に反射された電子からまた
はターゲツト構造自体から得ることが出来、そして従来
のごとくに増幅出来る。非常に高い正の電荷がこの絶縁
層内につくられるという事実によｈ、この格子パターン
によつて分離された隣接する接合領域間のシリコン領域
のビームによｈ与えられた電子による誘導反転は防止さ
れ、そしてそれ故強い信号の存在下でのブルーミング（
ＢｌＯＯｍｉｎｇ）は減少されるか消滅される。本発明
の一つの方法によれば、一つのターゲツトが形成され、
そこでは素子間の分離が比較的低湛のプロセス段階で行
われ、それ故例えば百万個の分解素子をもつターゲツト
構造における欠陥の可能性そしてまたは影響が実質的に
減少される。A high resistance layer of gallium arsenide, for example on the order of 400 Å thick, is sputtered over the entire surface including the thin oxide regions and the implanted oxide regions. According to the present invention, such a target structure is a combination of a thin oxide layer, a gallium arsenide layer, and a semiconductor (over which a reverse bias charge is generated by an electron beam scanning the gallium arsenide side of the wafer). act as multiple independent heterojunctions formed by This reverse-biased charge is caused by the fact that if the electron beam scanning the surface is created from an electron source maintained at a potential 2 to 3 volts negative to that of the target, the electrons from the source will form an accelerated beam and By bombarding the side of the wafer with the N+ layer with photons so as to charge successive regions scanned by the beam after passing through a beam deflection system to a negative or cathode potential of 2 to 3 volts, the semiconductor The remaining electrons are picked up by the anode of the electron gun structure or by the deceleration mesh associated with the electron gun and reflected by the electron gun. As a result, the image-forming light impinging on the N+ side of the wafer is scanned with this electron beam. The output signal can be obtained from reflected electrons or from the target structure itself and amplified conventionally. Due to the fact that a very high positive charge is created in this insulating layer, the induced inversion by electrons imparted to the beam of silicon regions between adjacent junction regions separated by this lattice pattern is blooming in the presence of strong signals (
BlOOming) is reduced or eliminated. According to one method of the invention, a target is formed;
There, separation between the elements takes place in relatively low-volume process steps, so that the probability and/or effect of defects in a target structure with, for example, a million resolved elements is substantially reduced.

さらに詳細にはシリコンウエハの両表面には高偏で成長
する酸化物層が与えられる。この酸化物はその一方の表
面から除去されそして露出された表面にゲツター物質の
層が付着され、それが不活性雰囲気中で加熱されてウエ
ハから不純物を除去する。このゲツター層はその後に除
去されそして残りのウエハを例えばエツチング等の手段
によりターゲツト構造を所望の厚さまで薄くする。２０
００＾〜４０００＾の厚さのＮ＋層がこのウエハの露出
された表面に拡散され、あるいは必要であればＮ＋層が
１０００〜２０００′１′Ｋの厚さまでこの表面に注入
される。More specifically, both surfaces of the silicon wafer are provided with a highly polarized oxide layer. The oxide is removed from one surface and a layer of getter material is deposited on the exposed surface, which is heated in an inert atmosphere to remove impurities from the wafer. The getter layer is then removed and the remaining wafer is thinned, such as by etching, to the desired thickness of the target structure. 20
An N+ layer with a thickness of 00 to 4000 K is diffused onto the exposed surface of the wafer, or if necessary an N+ layer is implanted onto the surface to a thickness of 1000 to 2000'1'K.

イオン注入Ｚ・く用いられる場合に、ほこのウェハはイ
オン注入にＪ：１ｎ生じる結晶格子の損傷を減少させる
ためアニールすべきである。このアニールがウエハの高
温処理を完了させるものであｈそしてこの高温処理中に
はウエハ中のパターンは移動しない。しかしながら、種
々のパターンがそれ程温度依存性をもたず、完成品が動
作不能になる程には形成される接合または他の界・面が
損傷されたｈ移動されたｈ［，ないのであれば、そのよ
うなパターンをこの高温処理の前につくることも可能で
ある。このウエハは、次に所望の源から、例えばシリコ
ン半導体物質と相容性のほう素源からイオン衝撃される
。このイオン注入の電圧を調整することにより，任意の
深さの電荷集中プロフィールをつくることが出来、そし
て好適には本発明によれば酸化物層の厚さとイオン注入
源とウエハとの間の電圧は注入によｈつくられる電荷が
絶縁物と半導体間の界面から少くとも数百オングストロ
ームだけ離されるように選ばれる。イオン注入加速電界
の強度は製品の最終特性によりきまる力（好適にはこの
注入は絶縁体内にその層の絶縁破壊強度に近い電界を゛
〕くるに充分な電荷を与えるに充分な強度とされる。そ
のような電荷を与えすぎると、破壊による余分な漏れが
生じ電・荷がそのような破壊電位また＆：よそれに近い
電位に維持されるようになる。イ材ン注入に続ぃて格子
パターンがホトレジストを用いてのエツチングによりこ
の酸化物層に形成され゛Ｃこの格子内の開口を通じて半
導体領域を露出させる。この開口内に５０Ａ程度の厚さ
の薄い？化物層が成長によりっくらζそしてガリウム砒
素のような高抵抗物質の層がスパツタリングにより付着
される。４２０℃の水素中のアニールの後にこのターゲ
ツト構造がカメラ管内に設置される。When ion implantation is used, the wafer should be annealed to reduce crystal lattice damage caused by ion implantation. This annealing completes the high temperature processing of the wafer, and the patterns within the wafer do not move during this high temperature processing. However, the various patterns are not so temperature dependent that the junctions or other interfaces formed are damaged or displaced to the extent that the finished product is rendered inoperable. , it is also possible to create such a pattern before this high temperature treatment. The wafer is then bombarded with ions from a desired source, such as a boron source that is compatible with the silicon semiconductor material. By adjusting the voltage of this ion implantation, charge concentration profiles of arbitrary depth can be created, and preferably, according to the invention, the thickness of the oxide layer and the voltage between the ion implantation source and the wafer are is chosen such that the charge created by the injection is at least a few hundred angstroms away from the interface between the insulator and the semiconductor. The strength of the ion implant accelerating electric field is determined by the final properties of the product (preferably, the implant is strong enough to provide sufficient charge in the insulator to create an electric field close to the breakdown strength of the layer). If too much of such a charge is applied, excess leakage due to breakdown will occur and the charge will be maintained at a potential close to such breakdown potential or &:. A pattern is formed in this oxide layer by etching with photoresist, exposing the semiconductor region through openings in the grid. A thin oxide layer, about 50 Å thick, is grown into this opening to make it more opaque. A layer of high resistance material such as gallium arsenide is then deposited by sputtering. After annealing in hydrogen at 420 DEG C., the target structure is placed in the camera tube.

（実施例の説明） 本発明を以下実施例に従づＣ詳細に説明する。(Explanation of Examples) The present invention will be described in detail below with reference to Examples.

第１図及び第２図は、本発明による半導体装置をカメラ
管に利用した実施例を示す。第１図及び第２図に｝いて
、カメラ管１０はガラスのエンベロープ１１からなり、
このエンベロープの一端はガラスの面プレート１２とこ
の：〔ンベロープに密閉されたリング１４に溶接され゛
〔いる金属リング１３内に支持されるターゲツ１卜構造
２４とに対して密閉されている。１６で示す電子銃はエ
ンベロープ１１の他端を密閉する複数のピン１８により
支持される。1 and 2 show an embodiment in which the semiconductor device according to the present invention is used in a camera tube. 1 and 2, the camera tube 10 consists of a glass envelope 11,
One end of the envelope is sealed against a glass face plate 12 and a target structure 24 supported within a metal ring 13 which is welded to a ring 14 sealed to the envelope. The electron gun, indicated at 16, is supported by a plurality of pins 18 that seal the other end of the envelope 11.

電子銃１６はビジコンのようなカメラ管に一般に用いら
れるものでよく、そのターゲツト構造２４に隣接した端
部に付着された減速メツシユ電極１７を有する。電子銃
１６は必要であればそれによりつくられる電子ビームの
静電的偏向と集束を与えることも出来る。また、電子銃
１６からの電子ビームは従来のごとくに集束コイル１８
で集束されそして偏向コイル２０で偏向することが出来
る。電子銃１６のカソード２２からの電子は導電リング
２６を介して金属リング１３により支持されるターゲツ
ト構造に当る。Electron gun 16 may be one commonly used in camera tubes such as vidicon, and has a deceleration mesh electrode 17 attached to its end adjacent target structure 24. Electron gun 16 can also provide electrostatic deflection and focusing of the electron beam it produces, if desired. Further, the electron beam from the electron gun 16 is transferred to a focusing coil 18 as in the conventional case.
can be focused by a deflection coil 20 and deflected by a deflection coil 20. Electrons from cathode 22 of electron gun 16 strike a target structure supported by metal ring 13 via conductive ring 26.

カメラ管１０からの信号出力はリング１３と接地点との
間に接続される抵抗２８からとり出される。カソード２
２は接地電位に対して電池３０により例えば１０ボルト
だけ負に維持され、そして適当な電位が電子銃１６の他
の電極に与えられてビームが例えば３００〜１０００電
子ボルトのような所望の速度に加速される。減速電極１
７を通つた後にこのビームは電池３０によりつくられる
ターゲツトとカソードの間の電位差にほぼ等しい電子ボ
ルトまで減速される。ターゲツト電極２４に当る電子は
そのターゲツト領域を各走査中カソード電位まで負に荷
電させる。フエースプレート１２を通リターゲツト２４
に当る光はその光の強さに従つてターゲツト２４の選択
された領域の電荷を放電させ、電子ビームによるターゲ
ツトの走査が抵抗２８の両端の電圧をターゲツト２４に
当る光画像の関数として変化させることになる。光パタ
ーンによるターゲツト２４の領域の放電は電子銃に面す
るターゲツト２４の表面に異つた電位を存在させるから
、このターゲツト構造は蓄積された電荷パターンの横方
向の大きな漏れを防止しなければならず、そしてそのよ
うな漏れは好適にはターゲツト２４の構造全体に卦いて
もその表面に｝いても広い範囲の光パターン強度につい
て無視しうるものであるべきである。第２図は本発明に
よる半導体装置を使用したターゲツト２４の一部の拡大
図である。The signal output from camera tube 10 is taken from a resistor 28 connected between ring 13 and ground. cathode 2
2 is maintained negative by, for example, 10 volts with respect to ground potential by a battery 30, and an appropriate potential is applied to the other electrode of the electron gun 16 to bring the beam to the desired velocity, for example 300 to 1000 electron volts. be accelerated. Deceleration electrode 1
After passing through 7, this beam is decelerated to electron volts approximately equal to the potential difference between the target and the cathode created by battery 30. Electrons striking target electrode 24 cause the target area to become negatively charged to the cathode potential during each scan. Retarget 24 through face plate 12
The light striking the resistor 28 discharges the charge in the selected area of the target 24 according to the intensity of the light, and the scanning of the target by the electron beam changes the voltage across the resistor 28 as a function of the light image striking the target 24. It turns out. Since the discharge of the area of the target 24 by the light pattern causes a different potential to exist on the surface of the target 24 facing the electron gun, this target structure must prevent significant lateral leakage of the accumulated charge pattern. , and such leakage should preferably be negligible over a wide range of light pattern intensities, both throughout the structure of target 24 and on its surface. FIG. 2 is an enlarged view of a portion of a target 24 using a semiconductor device according to the present invention.

ターゲツト２４はシリコンウエハ３２を有し、その最適
の厚みは所望の画像の解像度、検出されるべき光の周波
数｝よびその材料によりきまる。例えば厚さ１０〜１５
ミクロンで例えば隣でドーピングされて３Ｘ１０１３〜
１０１５キヤリア／Ｃｍ３の範囲のキヤリア濃度と５〜
１５０Ω一儂の範囲の固有抵抗を有するシリコンからな
るウエハ３２を用いると良い結果が得られる。例えば０
．２〜 ０．４ミクロンの厚さのより高度にドーピング
されたＮ＋表面層３４がフエースプレート１２に最も近
いウエノ、３２の表面に形成される。層３４は好適には
充分な導電性を有し、金属支持リング２６及びリング１
３を介して出力負荷抵抗２８に良好な出力信号を与える
。層３４と反対側のウエハ３２の表面をユ好適には０．
３〜０．４ミクロンの厚さの高偏でウエ’・３２に乾式
成長された密度の高いＳｉＯ２として形成される酸化物
層３６でコーティングされる。絶縁層３６は開口３８を
有し、その寸法と間隔はカメラ管に必要とされる所望の
解像力によりきまる。例えば、４００ライン／ＣＴｆＬ
の解像力が必要であれば、ターゲツトに当るビームのス
ポツト寸法は１／４００センチメートルより小くあるべ
きであり、好適には直径が１０ミクロン程度であるべき
である。開口３８の寸法は好適には幅１０ミクロンの程
度であり、その中心間の間隔は好適には約１２ミクロン
であり、絶縁層３６による開口３８の壁の分離は約２ミ
クロンである．この他の寸法と間隔を用いることも可能
であることは明らかであるが、上述した寸法は良好な結
果を与えるものであることがわかつた。シリコン本体３
２上の開口３８の夫々の中に位置づけられているのは例
えば約５０λ程度の厚さのウエ・・物質（ Ｓ．Ｏ，）
の極めて薄い酸化物として形成される表面状態抑圧層４
０である。層４０は一般的には絶縁物であるＳｉＯ２で
形成されるけれども、層４０のこの厚みは例えば量子力
学的な伝達により導通可能である。絶縁材から成る薄い
層４０ｆｔ＄アレイ状に配列される。比較的薄い層４０
とその間に格子状に配置され層４０よりも厚い絶縁層３
６の全表面上には例えば０．０２〜 ０．１ミクロンの
厚さをもつ高抵抗層４２が配置され、この厚さの正確な
値をユ層４２をつくる物質の特性によりきまる。Target 24 comprises a silicon wafer 32, the optimum thickness of which depends on the desired image resolution, the frequency of the light to be detected, and its material. For example, thickness 10-15
For example, it is doped next to 3X1013~
Carrier concentration in the range of 1015 carriers/Cm3 and 5~
Good results have been obtained using a wafer 32 made of silicon with a resistivity in the range of 150 ohms. For example 0
．． A more highly doped N+ surface layer 34 between 2 and 0.4 microns thick is formed on the surface of the wafer 32 closest to the faceplate 12. Layer 34 is preferably sufficiently electrically conductive to support metal support ring 26 and ring 1.
3 to provide a good output signal to the output load resistor 28. The surface of wafer 32 opposite layer 34 is preferably coated with 0.
The wafer 32 is coated with an oxide layer 36 formed as dry grown dense SiO2 with a thickness of 3 to 0.4 microns. The insulating layer 36 has apertures 38, the size and spacing of which is determined by the desired resolution required for the camera tube. For example, 400 lines/CTfL
If a resolving power of 100 mm is required, the spot size of the beam impinging on the target should be less than 1/400 of a centimeter, preferably on the order of 10 microns in diameter. The dimensions of aperture 38 are preferably on the order of 10 microns wide, the center-to-center spacing thereof is preferably about 12 microns, and the separation of the walls of aperture 38 by insulating layer 36 is about 2 microns. Although it is clear that other dimensions and spacings may be used, the dimensions described above have been found to give good results. Silicon body 3
Positioned within each of the openings 38 on 2 is a wafer material (S.O.) having a thickness of, for example, about 50λ.
surface state suppression layer 4 formed as an extremely thin oxide of
It is 0. Although layer 40 is typically formed of SiO2, which is an insulator, this thickness of layer 40 can be conductive, for example by quantum mechanical transfer. Thin layers of insulating material are arranged in a 40ft array. relatively thin layer 40
and an insulating layer 3 which is arranged in a lattice pattern therebetween and is thicker than the layer 40.
A high resistance layer 42 with a thickness of e.g. 0.02 to 0.1 micron is disposed over the entire surface of the layer 6, the exact value of which depends on the properties of the material from which the layer 42 is made.

例えば層４２がガリウム砒素で形成された場合にはその
厚さを約４００Ｘにすると良い結果が得られる。厚４２
はそれに当るビームからの高速電子をトラツプするに充
分であるがターゲツト２４の地面に沿つた蓄積電荷の横
方向の動きを実質的に生じさせない厚さとすべきである
。ガリウム砒素層４２によりトラツプされそして本体３
２に達する電界をつくる電子の電荷はＮ＋層３４を通つ
てターゲツト２４に当る光子により本体３２内に生じる
電子一ホール対からのホールにより放電される。これら
の電子一ホール対の電子は殆んどＮ＋層３４を通してリ
ング２６に入り、一方ホールは電子ゲームにより層４２
に与えられる電荷によりつくられた絶縁層４０に隣接し
た本体３２内の空乏領域に拡散する。ターゲツト２４上
の明るい光スポツトは絶縁層３６の界面に隣接した半導
体３２内の空乏領域を実質的に打消すから、これら条件
下にある電子ホール対のホールの或る部分はこの界面に
沿つて横方向に引きつけられる傾向をもち、それにより
明るぃスポット領域内にブルーミングを生じ、解像度を
低下させることになる。本発明は、格子状の絶縁層３６
の、高抵抗層４２に隣接した領域４４に主として形成さ
れる電荷によつて与えられる電界により、そのような解
像度の低下を最少にするための手段を与える。For example, if layer 42 is formed of gallium arsenide, a thickness of about 400X will give good results. Thickness 42
should be thick enough to trap high velocity electrons from the beam impinging on it, but not to substantially cause lateral movement of the stored charge along the ground of target 24. Trapped by the gallium arsenide layer 42 and the body 3
The electron charge creating the electric field reaching 2 is discharged through the N+ layer 34 by holes from electron-hole pairs created in the body 32 by photons hitting the target 24. Most of these electron-hole pair electrons enter the ring 26 through the N+ layer 34, while the holes enter the layer 42 due to the electronic game.
diffuses into a depletion region within the body 32 adjacent to the insulating layer 40 created by the charge imparted to it. Because the bright light spot on target 24 substantially cancels out the depletion region in semiconductor 32 adjacent to the interface of insulating layer 36, some of the holes in electron-hole pairs under these conditions will migrate along this interface. They tend to be attracted laterally, causing blooming in bright spot areas and reducing resolution. The present invention provides a grid-like insulating layer 36
The electric field provided by the charge formed primarily in the region 44 adjacent to the high resistance layer 42 provides a means to minimize such resolution degradation.

そのような電荷は、所望の元素または元素の組合せから
なり、好適にはイオン打込みにより注入される。そのよ
うな電荷は、半導体内に不純物イオンを注入するのに用
いられるときと同じイオン注入物質および技術を用いて
注入される。例えばほう素または燐の電荷が、絶縁層３
６と半導体本体３２との界面に有害な高速表面状態をつ
くり出すことなく１０１２個／ＣＴｒＬ２より大きい電
荷密度で絶縁層３６に注入出来る。イオンの打込み速度
を制御して絶縁体内に直接にそのような電荷を注入する
ことにより、絶縁層３６内のそれらイオンの位置が制御
出来る。好適には層３６内に注入される殆んどすべての
電荷は半導体３２から数百ｘ以上離される。そのような
電荷パターンは半導体３２内にホールを反発する電位井
戸パターンを誘導するのであり、このパターンは井戸内
に電荷を保持して隣接する開口３８の電界方向へのホー
ルの漏れを防止する。イオン注入された電荷パターンに
よりつ＜られるホール漏れに対する障壁の大きさは、主
に半導体３２のキヤリア濃度、絶縁層３６に実際にトラ
ツプされる電荷密度、および主として絶縁層３６の残り
部分により電荷領賊４４が半導体本体３２から離間され
る距離によつてきまる半導体３２内に誘導される電荷パ
ターンの形によつてきまる。一般に、イオンが半導体に
注入さぺそしてその半導体が酸化されて生じる絶縁層内
に電荷の少くともその一部をトラツプオるような通常の
イオン注入技術により形成される電荷密度よりも非常に
大きい電荷密度をつくることが望ましいことがわかつた
。半導体に直接強いイオン衝撃を行うイオン注入は半導
体内の結晶格子にかなりの損傷を与えるのであり、その
範囲や性質は容易には制御出来ない。従つて半導体を衝
撃しその後１に酸化することによつては酸化物中に高レ
ベルの電荷濃度をつくることがこれまで不可能であつた
。さらにイオン化の種の殆んどは絶縁層をつくるのに必
要な乾燥した酸素中での高温酸化中に拡散してしまい失
われる。かくして、絶縁物質の衝撃に１よつて、絶縁破
壊電位まであるいはそれを越える電界をつくるような電
荷濃度が可能でありそのような電界がチヤンネリング等
の漏れを有効に防止するため使用出来ることがわかつた
。さらに１センチメートル当り数十万ボルト程の大きな
電位傾〉度のため半導体４０を汚染するであろう元素の
イオンが反発され、それにより特に半導体と絶縁層との
界面に高い障壁特性を保持する。イオン注入に用いられ
る殆んどの元素は実際にトラツプされるよりも数桁多い
イオンを絶縁層に〉当てることを必要とするが特定の元
素、すなわちアルカリ金属はイオン衝撃により絶縁層３
６ＶＣかなりの不動電荷をつくり出すのに極めて有効で
あることがわがつた。Such charge is comprised of the desired element or combination of elements and is preferably implanted by ion implantation. Such charge is implanted using the same ion implantation materials and techniques used to implant impurity ions into semiconductors. For example, the charges of boron or phosphorus may
Charge densities greater than 1012/CTrL2 can be injected into the insulating layer 36 without creating deleterious fast surface states at the interface between the CTrL2 and the semiconductor body 32. By controlling the ion implantation rate to inject such charges directly into the insulator, the location of those ions within the insulating layer 36 can be controlled. Preferably, substantially all of the charge injected into layer 36 is separated from semiconductor 32 by several hundred times or more. Such a charge pattern induces a hole-repelling potential well pattern in the semiconductor 32, which retains the charge within the well and prevents hole leakage in the direction of the electric field of the adjacent aperture 38. The magnitude of the barrier to hole leakage posed by the ion-implanted charge pattern depends primarily on the carrier concentration of the semiconductor 32, the charge density actually trapped in the insulating layer 36, and the charge area provided primarily by the remainder of the insulating layer 36. The shape of the charge pattern induced within the semiconductor 32 depends on the distance that the carrier 44 is spaced from the semiconductor body 32. Generally, the charge density is much greater than the charge density created by conventional ion implantation techniques, where ions are implanted into a semiconductor and the semiconductor is oxidized, trapping at least some of the charge in the resulting insulating layer. It turns out that it is desirable to create density. Ion implantation, which directly applies strong ion bombardment to a semiconductor, causes considerable damage to the crystal lattice within the semiconductor, and the extent and nature of this damage cannot be easily controlled. Thus, it has not heretofore been possible to create high levels of charge concentration in the oxide by bombarding the semiconductor and then oxidizing it to 1. Additionally, most of the ionized species are lost by diffusion during the high temperature oxidation in dry oxygen required to create the insulating layer. Thus, it has been shown that it is possible to create a charge concentration that creates an electric field up to or exceeding the dielectric breakdown potential due to the impact of an insulating material, and that such an electric field can be used to effectively prevent leakage such as channeling. Ta. Furthermore, due to the large potential gradient of several hundred thousand volts per centimeter, ions of elements that would contaminate the semiconductor 40 are repelled, thereby maintaining high barrier properties, especially at the interface between the semiconductor and the insulating layer. . Although most elements used in ion implantation require several orders of magnitude more ions to be applied to the insulating layer than are actually trapped, certain elements, namely alkali metals, can
It has been found that 6VC is extremely effective in creating a considerable amount of immobile charge.

さらに詳細には、ナトリウムのような比較的小さな即ち
軽いアルカリ元素からａとり出される電荷は絶縁層３６
内を容易に移動するため、ターゲツトが高泥で動作する
ようなときにはセシウムのような比較的重い元素を用い
るとよい。第１，２図に示す構造は好適には次の方法に
ょ５り形成される。More specifically, the charge a extracted from a relatively small or light alkali element such as sodium is absorbed by the insulating layer 36.
A relatively heavy element, such as cesium, may be used when the target is to be operated in high mud because it moves easily through the soil. The structure shown in FIGS. 1 and 2 is preferably formed by the following method.

例えば１５０ミクロンの厚さのシリコンウエハが燐のよ
うなＮ形不純物からなる例えば３×１０１３キヤリア／
ＣＴｒＬ３のキヤリア密度をもつて周知のごとくに成長
されたシリコンィンゴツトから切り出される。３０００
〜４０００人の４厚さの酸化物層３６が例えばこのウエ
ハを乾いた酸化雰囲気中で１０００℃に加熱することに
よりこのウエ・・の両側に形成される。For example, a 150 micron thick silicon wafer is made of 3 x 1013 carriers/
It is cut from a silicon ingot grown in a known manner with a carrier density of CTrL3. 3000
An oxide layer 36 of ~4000 nm thick is formed on both sides of the wafer, for example by heating the wafer to 1000 DEG C. in a dry oxidizing atmosphere.

この酸化物層は周知のごとくに緩衝フツ化水素のような
所望の酸化物除去エツチング剤でこのウエハをエツチン
グすることによりウエハの一方の側から除去され、そし
て２０００〜３０００人の厚さのほう素ガラス層が例え
ばジボランと酸素を用いれ９５０℃での化学的な蒸着（
ＣＶＤ）によりこの露出された半導体表面に付着される
。このウエハはそれから半導体内にある不純物をほう素
ガラスが吸収するに充分な時間だけ９５０℃で窒素のよ
うな不活性雰囲気中でアニールされ、その後このガラス
は除去される。露出したシリコン表面はその後に１０〜
１５ミクロンの厚さになるようにエツチングされる。Ｎ
＋層３４は、上記の露出されたシリコン表面を燐のよう
なＮ形不純物を含んだ所望のガス雰囲気で２０００〜４
０００Ｘの厚さのＮ＋層を形成するに充分な時間だけ約
９００℃の温度にさらすことによりその表面に形成され
る。The oxide layer is removed from one side of the wafer by etching the wafer with a desired oxide removal etchant, such as buffered hydrogen fluoride, as is well known, and the oxide layer is removed from one side to a thickness of 2000 to 3000 nm. The base glass layer is deposited by chemical vapor deposition (e.g. using diborane and oxygen at 950°C).
(CVD) onto this exposed semiconductor surface. The wafer is then annealed at 950 DEG C. in an inert atmosphere such as nitrogen for a time sufficient to allow the boron glass to absorb impurities present in the semiconductor, after which the glass is removed. The exposed silicon surface is then exposed to 10~
Etched to a thickness of 15 microns. N
+ layer 34 is formed by heating the exposed silicon surface in a desired gas atmosphere containing an N-type impurity such as phosphorus to 2000 to 400%
A 000X thick N+ layer is formed on the surface by exposure to a temperature of about 900°C for a sufficient time to form an N+ layer of 000X thickness.

また、層３４は、５０Ｋの電位｝よび１０１６イオン／
ＣｆＬ３のドーズ量で例えば燐をイオン注入することに
よつても形成出来るが、その場合にはイオン衝撃により
生じる半導体材料内の格子欠陥をなおすためにアニール
すべきでぁる。Ｎ＋層３４を有する側とは反対側のウエ
ハには酸化物層３６が残されている．セシウムイオンが
１２０〜１４０ＫＶの加速電界を用いてこの酸化物層３
６に平均１０００Ｘ程度の深さまで注入される。Also, the layer 34 has a potential of 50K} and 1016 ions/
It can also be formed by, for example, ion implantation of phosphorus at a dose of CfL3, but in that case it should be annealed to correct lattice defects in the semiconductor material caused by ion bombardment. An oxide layer 36 remains on the side of the wafer opposite to that having the N+ layer 34. Cesium ions are deposited on this oxide layer 3 using an accelerating electric field of 120-140 KV.
6 to an average depth of about 1000X.

衝突するイオンの殆んどは２０００人より深くは層３６
に入らず、半導体３２と絶縁層３６との界面とイオン注
入された電荷の最も近い部分との間には１０００人の距
離が残される。開口３８は、層３６にホトレジストを塗
布し、そこに開口パターンを写真で焼付けし、開口の上
の領域にある露出されたホトレジストを溶解し、そして
緩衝フツ化水素のような所望のエツチング剤でこの開口
をエツチングすることによりつくられる。Most of the colliding ions are in layer 36 deeper than 2,000 people.
A distance of 1000 people is left between the interface between the semiconductor 32 and the insulating layer 36 and the nearest portion of the ion-implanted charge. Apertures 38 are created by applying photoresist to layer 36, photo-baking an aperture pattern therein, dissolving the exposed photoresist in the area above the apertures, and etching with a desired etchant such as buffered hydrogen fluoride. This opening is created by etching.

このホトレジストはその後に除去される。層４０は、そ
れから半導体３２を約５０λの厚さに成長させるに充分
な例えば３０分間だけ湿つた酸化雰囲気内で４７５℃の
温度で加熱することにより開口３８内に成長される。層
４０は非常に薄くその形成温度はイオン注入された電荷
が大幅に移動できる温度よりかなり低いから、層３６の
領域４４内の電荷はほぼその位置に留まる。かくして本
発明によれば、電荷が絶縁層内に正確に位置ぎめされ、
そしてそれ以降の処理がそのような電荷の密度と位置を
それ程変化させない方法が提供される。酸化物層４０は
、必要であればスパツタリング又は他の低温手段で形成
してもよいが、半導体本体３２のような比較的高い固有
抵抗を有するＮ形材料を使用するときには、本体と層３
６との界面から本体にわずかに伸びる部分を酸化すると
よいことがわかつた。This photoresist is then removed. Layer 40 is then grown within opening 38 by heating in a humid oxidizing atmosphere at a temperature of 475° C. for a period of, for example, 30 minutes sufficient to grow semiconductor 32 to a thickness of approximately 50λ. Because layer 40 is very thin and its formation temperature is well below the temperature at which the implanted charge can migrate significantly, the charge in region 44 of layer 36 remains approximately in place. Thus, according to the invention, the charges are precisely located within the insulating layer;
A method is then provided in which subsequent processing does not appreciably change the density and location of such charges. Oxide layer 40 may be formed by sputtering or other low temperature means if desired, but when using an N-type material with a relatively high resistivity, such as semiconductor body 32, the body and layer 3
It was found that it is best to oxidize the part extending slightly from the interface with 6 to the main body.

電子捕獲障壁層として作用する抵抗層４２はこのときア
ルゴン雰囲気中で電極からガリウム砒素を３００〜６０
０λの厚さとなるに充分な時間だけスパツタリングする
ことにより付着される。At this time, the resistive layer 42, which acts as an electron capture barrier layer, is coated with 300 to 60 gallium arsenide from the electrode in an argon atmosphere.
It is deposited by sputtering for a sufficient time to achieve a thickness of 0λ.

最後に装置全体が水素中で４２０℃の偏度でアニールさ
れる。その後にターゲツト２４が周知の態様で管１０に
絹立てられる。Finally, the entire device is annealed in hydrogen at an excursion of 420°C. Target 24 is then placed in tube 10 in a known manner.

（動作の説明） 光パターンはこの薄いＮ形シリコンウエハのＮ＋側に当
てられて電子−ホール対のパターンをつ＜る。(Description of Operation) A light pattern is applied to the N+ side of this thin N-type silicon wafer to create a pattern of electron-hole pairs.

電子ビームで走査されるウエハの側はビームからの電子
をトラツプして均一に負に帯電させるようになつたガリ
ウム砒素あるいは他の適当な物質からなる層を有し、格
子状の開口の薄い酸化物領賊にまたがつて電圧を発生す
る。ガリウム砒素とシリコンの間の接合効果によりつく
られるものを含むと全体としての電圧降下は例えば１０
ボルトであり、それにより全電圧が５０Ａの酸化物層に
またがつて生じるとすれば１０ボルト／（Ｖ７ｌより大
きいグラジエントをつくることになる。この値なり小さ
いグラジエントで抵抗層ガリウム砒素層４２とシリコン
本体３２の間の接合にかかる主要な電圧に対しても、絶
縁層４０を通して充分な電荷を移動させることができる
。この薄い絶縁層（酸化物層）４０の主たる目的（訳半
導体本俳３２との接合において表面の密度を減少させる
ことであり、またシリコンウエハとガリウム砒素層との
間の緩衝層として考えることが出来る。この薄い絶縁層
４０、抵抗層４２およびシリコン本体３２を含む正確な
メカニズムは完全には理解されていないがそのような構
造は単方向性導電体として作用すること、すなわちガリ
ウム砒素がシリコンに対して正に維持されると電流がシ
リコンからガリウム砒素に流れ、電圧が逆転するときに
はホールがシリコン内になくしかも電荷が接合にまたが
り生じるならば電流が流れないことは明らかである。The side of the wafer that is scanned by the electron beam has a layer of gallium arsenide or other suitable material that traps electrons from the beam and becomes uniformly negatively charged, with a thin oxide layer of grid-like apertures. Generates voltage across the material. Including that created by the junction effect between gallium arsenide and silicon, the overall voltage drop is, for example, 10
volts, thereby creating a gradient greater than 10 volts/(V7l) if the total voltage is generated across the 50 A oxide layer. Sufficient charge can be transferred through the insulating layer 40 even for the main voltage across the junction between the bodies 32.The primary purpose of this thin insulating layer (oxide layer) 40 is It can be considered as a buffer layer between the silicon wafer and the gallium arsenide layer.The exact mechanism involving this thin insulating layer 40, resistive layer 42 and silicon body 32 What is not fully understood is that such structures act as unidirectional conductors, meaning that when gallium arsenide is kept positive with respect to silicon, current flows from silicon to gallium arsenide and the voltage is reversed. It is clear that if there are no holes in the silicon and a charge is created across the junction, no current will flow.

このウエハのＮ＋表面に光が当ると、このシリコン本体
内に光子が電子−ホール対をつくり出す。When light strikes the N+ surface of the wafer, photons create electron-hole pairs within the silicon body.

電子ビームによりガリウム砒素層（抵抗層）上につくら
れる負電荷によりＮ＋層に向つて伸びる空乏（または空
間電荷）領域がこのシリコン本体に出来る。ホールはこ
の空乏領域に入つて酸化物層４０と半導体３２の界面に
急速に引きつけられ、一方、電子は反発されてＮ＋層に
より集められそしてウエハを囲む支持リング１３に流れ
る。これらのホールは、量子力字的トンネリングにより
あるいは完全には理解されていない何らかのメカニズム
により、絶縁層（ ＳｌＯ２層）４０を通りそして抵抗
層（ガリウム砒素層）４２に入り、そこで再結合により
ビームからそこにトラツプされていた電子を放電させる
。走査電子ビームは、その後にホールの通過により放電
された領域を次に通過するときガリウム砒素層をカソー
ド電位まで再充電する。この充電電流はビデオ信号を表
わし、これが負荷２８にまたがる電圧降下として検出さ
れる。そのような注入電荷格子構造の使用は、ホールの
過度の横方向移動により画像の細部が不明瞭になるのを
防止する。The negative charge created by the electron beam on the gallium arsenide layer (resistive layer) creates a depletion (or space charge) region in this silicon body that extends toward the N+ layer. Holes enter this depletion region and are rapidly attracted to the interface of oxide layer 40 and semiconductor 32, while electrons are repelled and collected by the N+ layer and flow to support ring 13 surrounding the wafer. These holes pass through the insulating layer (SlO2 layer) 40 and into the resistive layer (Gallium Arsenide layer) 42, either by quantum tunneling or by some mechanism that is not fully understood, where they are removed from the beam by recombination. The electrons trapped there are discharged. The scanning electron beam then recharges the gallium arsenide layer to cathode potential when it next passes through the discharged region by passing the hole. This charging current represents a video signal, which is detected as a voltage drop across load 28. The use of such an injected charge grid structure prevents excessive lateral movement of holes from obscuring image details.

これらホールは、ガリウム砒素へ通過する前に、ガリウ
ム砒素とシリコン結晶との界面に有限時間留まり、そし
て正のホール電荷が照明レベルにより各点で異なるとい
う事実により電位勾配（グラジエント）がその界面に沿
つて存在する。これら電位勾配は、この表面にまたがり
均一にホール電荷を分布させそれにより画像を破壊する
傾向をもつ。ホールの横方向移動はシリコン本体内に電
位井戸を形成することにより防止される。これらの井戸
は抵抗層４２の界面において約１０ボルトあり、一つの
ホールはＫを定数としＴを偏度とするときＫＴに等しい
熱エネルギーのみを有し、この熱エネルギーが３０００
Ｋで約０．０２５電子ボルトであることから、ホールは
井戸から横方向に逃げることが出来ない。これらホール
はそれから抵抗層４２に通りそこでビームからの電子と
再結合するまで逆バイアス電位によりヘテロジヤクシヨ
ン表面に引きつけられそしてそこに保持される。本発明
によれば、厚い絶縁層３６を電荷格子状に形成すること
、すなわち酸化物層をつくりそしてその中に電荷の格子
を形成することにより、シリコン本体に拡散または注入
されたＮ＋格子の効果はこの酸化物中の正電荷が過剰の
電子をシリコンの界面に引きつけるために達成出来る。These holes remain at the gallium arsenide-silicon crystal interface for a finite time before passing to the gallium arsenide, and the fact that the positive hole charge differs at each point depending on the illumination level creates a potential gradient across the interface. It exists along. These potential gradients tend to distribute hole charges uniformly across the surface, thereby destroying the image. Lateral migration of holes is prevented by forming potential wells within the silicon body. These wells are about 10 volts at the interface of the resistive layer 42, and one hole has only a thermal energy equal to KT, where K is a constant and T is the polarization, and this thermal energy is 3000 volts.
Since K is approximately 0.025 electron volts, holes cannot escape laterally from the well. These holes are then attracted to and held there by the reverse bias potential until they pass through resistive layer 42 and recombine with electrons from the beam. According to the invention, the effect of the N+ lattice diffused or implanted into the silicon body is achieved by forming the thick insulating layer 36 in the form of a charge lattice, i.e. by creating an oxide layer and forming a charge lattice therein. This can be achieved because the positive charge in this oxide attracts excess electrons to the silicon interface.

しかしながら、これを行うためには、注入酸化物格子内
の空間電荷は、走査電子ビームによりシリコンから酸化
物格子３６の頂部に与えられる電子電荷をほぼ完全にシ
ールドするように．充分大きなものであるべきである。
さらに詳細には、平均で５００Ｘの深さまで埋込まれた
電荷は、酸化物表面をカソード電位まで充電することに
よりつくられる電界に等しい電界をつくることが出来な
ければならない。However, to do this, the space charge in the implanted oxide lattice must be such that it almost completely shields the electron charge imparted from the silicon to the top of the oxide lattice 36 by the scanning electron beam. It should be large enough.
More specifically, a charge buried to an average depth of 500X must be able to create an electric field equal to the electric field created by charging the oxide surface to cathodic potential.

例えば、カソードとターゲツトとの間の電圧降下に適合
するための深さＬＶＣ｝ける１平方センチメートル当り
の正電荷の数Ｎは、少くともこの電圧に絶縁体の誘電率
を乗算しそれを平均電荷の深さと電子電荷の積で割つた
ものであるべきである。かくしてＶを１０ボルト、Ｓｉ
Ｏ２の平均比誘電率を３．８、平均電荷の深さを５Ｘ１
０−６ｃｆｒＬとすると、注入される電荷の量Ｎは約４
×１０１２個／ｄとなる。１ｄ当り１０１２〜１０１４
個程度の電荷ば層３６の表面をイオンで衝撃することに
よりその層に固定される。For example, the number N of positive charges per square centimeter divided by the depth LVC to accommodate the voltage drop between the cathode and the target is determined by multiplying this voltage by the permittivity of the insulator and adding it to the average charge. It should be divided by the product of depth and electron charge. Thus V is 10 volts, Si
The average dielectric constant of O2 is 3.8, and the average charge depth is 5X1.
Assuming 0-6cfrL, the amount of charge N to be injected is approximately 4
×1012 pieces/d. 1012 to 1014 per 1d
The charges are fixed to the layer 36 by bombarding the surface of the layer 36 with ions.

殆んどの種類のイオンについて絶縁体内に固定される電
荷の発生は、完全には理解さわていないが、層３６に数
百個程度のイ冴ンが注入されるごとに生じることがわか
つた。例えばイオン源と絶縁体間の電圧を約２０ＫＶと
して、ＳｉＯ２層に平均５００Ｘすなわち５Ｘ１０−６
ｃｍの深さでほう素のイメン注入を電荷密度約４×１０
１２個／（１７７！２で行うには１０１５イオン／Ｃｆ
ｒＬ２以上の衝撃が必要である。好適には、この酸化物
にほぼ完全にトラツプされるイオンの一例はセシウムの
ようなアルカリ金属である，。セシウムのイオン注入１
Ｉ′＄４Ｘ１０１２個／Ｃ！ＲＬ２の電荷密度とするに
は４Ｘ１０１２イオン／ｄにほぼ等しいかあるいはそれ
より大きい全体的衝撃密度と約６０〜１４０ＫＶの電圧
を必要とする。セシウムイオンは比較，的大きいからこ
れらは絶縁体が数百℃の温度まで加熱されていてもほぼ
その位置にとどまる。他方、ナトリウムのようなこれよ
り軽いアルカリ金属イオンは絶縁体内で比較的容易に動
きそしてこのため特に高温では望ましくない。多くの種
類のイオンがこのように注入出来そして酸化物内につく
られる格子欠陥がそこにトラツブされる正電荷を発生す
る。The generation of charge that is fixed in the insulator for most types of ions is not completely understood, but has been found to occur every few hundred ions implanted into layer 36. For example, when the voltage between the ion source and the insulator is about 20KV, the SiO2 layer has an average of 500X, that is, 5X10-6
Implantation of boron at a depth of cm with a charge density of approximately 4 x 10
12 ions/(1015 ions/Cf to perform with 177!2
An impact of rL2 or higher is required. An example of an ion that is preferably almost completely trapped in the oxide is an alkali metal such as cesium. Cesium ion implantation 1
I'$4X1012 pieces/C! A charge density of RL2 requires a total bombardment density approximately equal to or greater than 4.times.10@12 ions/d and a voltage of approximately 60-140 KV. Because cesium ions are relatively large, they remain in place even when the insulator is heated to temperatures of several hundred degrees Celsius. On the other hand, lighter alkali metal ions, such as sodium, move relatively easily within the insulator and are therefore undesirable, especially at high temperatures. Many types of ions can be implanted in this way and the lattice defects created within the oxide generate positive charges that are trapped therein.

そのようなプロセスは処理の欠陥に対しては比較的感度
がにぶい。Such processes are relatively insensitive to processing defects.

例えばイ勇ン注入された酸化物の格子の一部が破壊して
も２〜３の基本的な解像セルが拡大するということ以外
の可視的な欠点は生じない。同様に、酸化物のピンホー
ルはガリウム砒素層がシリコン本体と接触オるとき逆バ
イアスされるヘテロジャンクションをまだ形成している
から他の影響を与えなぃ。（他の実施例） 第３図はターゲツト構造の他の実施例を示すものであつ
て、前述のごとくにＮ＋層３４を形成したＮ物質からな
る半導体３２は数千入の厚さのＳｉＯ２層５４の開口５
２を通じての拡散により周知のように形成される複数の
Ｐ形接合５０を有する。For example, destruction of a portion of the implanted oxide lattice does not cause any visible defects other than the enlargement of a few basic resolution cells. Similarly, the oxide pinholes have no other effect since the gallium arsenide layer still forms a reverse biased heterojunction when it comes into contact with the silicon body. (Other Embodiments) FIG. 3 shows another embodiment of the target structure, in which the semiconductor 32 made of the N material on which the N+ layer 34 is formed as described above is a SiO2 layer with a thickness of several thousand. 54 openings 5
A plurality of P-type junctions 50 are formed in a known manner by diffusion through 2.

２００〜５００λの厚さのガリウム砒素のような高抵抗
物質層５６が層５４上に形成されて開口５２を通してＰ
接合領域５０と接触する。A layer 56 of high resistance material, such as gallium arsenide, with a thickness of 200-500λ is formed on layer 54 to inject P through opening 52.
Contact with bonding region 50.

そのような構造は強いスポツトが当ると同じくブルーミ
ングを生じるのであり、そして本発明によれば前述のご
とくにイオン衝撃により形成される領域５８が隣接した
Ｐ領域５０間の領域の短絡を防止するために用いられる
。そのような短絡はチヤンネリングと呼ばれ、そして電
圧のかかつた外部金属格子がそのようなチヤンネリング
の防止にもちぃられてぃる。しかしながら金属体と接合
または半導体との間に短絡が生ぜずに実際のカメラ管の
多数の、例えば１００万個の接合にわたり幅２〜３ミク
ロンの複雑なオーバレイ形格子構造の形成は極めて困難
且つ高価である。第４図は本発明を暗電流の除去のため
に従来のダイオード組立体に適用したものを示す。Such a structure also suffers from blooming when hit by a strong spot, and according to the present invention, the regions 58 formed by ion bombardment prevent short circuits between adjacent P regions 50, as described above. used for. Such short circuits are called channeling, and energized external metal grids are used to prevent such channeling. However, it is extremely difficult and expensive to form complex overlaid lattice structures 2 to 3 microns wide across a large number of junctions, say 1 million, in a practical camera tube without shorting between the metal body and the junction or semiconductor. It is. FIG. 4 shows the application of the present invention to a conventional diode assembly for dark current elimination.

そのような装置では好適にはＮ形シリコンである半導体
６０は前述のようにＮ＋層６２と例えば白金の接点６６
が周知のごとくに形成されるようになつた拡散されたＰ
形物質からなる接合領域６４とを有する。逆バイアスは
接点６６とＮ＋層６２の間の電池６８により出力信号負
荷抵抗７０を通じてその接合にまたがつてつくられる。
酸化物層７２は領域６４と６０の間の接合の上に形成さ
れそしてＳｉＯ２層７２の領域７４内にイオン注入され
た電荷が層Ｔ２の絶縁破壊強度付近まで形成される。こ
れにより本体６０の表面との界面における漏れ、従つて
そこにおける接合にまたがる暗電流が大幅に減少し、そ
れによりこの装置の感度及び効率が改善される。第５図
はＰ形ソース領域８２とＰ形ドレン領域８４（周知のご
とくに酸化物層８６内の開口を通じての拡散により形成
される）を有するＮ形半導体８０からなる電界効果トラ
ンジスタを示す。In such a device, the semiconductor 60, preferably N-type silicon, has an N+ layer 62 and a contact 66 of, for example, platinum, as described above.
The diffused P that came to be formed as is well known
It has a bonding area 64 made of shaped material. Reverse bias is created by battery 68 between contact 66 and N+ layer 62 across that junction through output signal load resistor 70.
An oxide layer 72 is formed over the junction between regions 64 and 60 and the implanted charge within region 74 of SiO2 layer 72 builds up to near the breakdown strength of layer T2. This significantly reduces leakage at the interface with the surface of the body 60 and therefore the dark current across the junction there, thereby improving the sensitivity and efficiency of the device. FIG. 5 shows a field effect transistor comprised of an N-type semiconductor 80 having a P-type source region 82 and a P-type drain region 84 (formed by diffusion through an opening in an oxide layer 86, as is well known).

制御電極８８の下の絶縁層８６の部分の電荷の変動 ノ
により生じる領域８２と８４と間のチヤンネル制御電圧
の変化は、本発明により、制御電極８８のすぐ下の層８
６の領域９０内に電荷をトラツプすることにより制御さ
れ、そこにトラツプされた電荷は絶縁層８６の強度に近
い電界を発生し、付加的１電荷が移動して電界効果デバ
イスのオン・オフ点がシフトするのを防止する。また、
このメカニズムにより、層８６の厚さと領域９０に生じ
る電荷を制御することによりこの電界効果デバイスに任
意の所望なバイアス電圧を加えることができる。 ２第
６図は、半導体８０がＰ形であり、ソースとドレンがＮ
形である点を除き第５図のものと同様の電界効果デパィ
スを示す。絶縁層８６の領域９０内の電荷を使用するこ
とにより、バイアスが発生され、その結果実用的なＮチ
ヤンネル電界効２果トランジスタが出来る。かくして、
そのような絶縁体への直接的な電荷の付着により、その
下の半導体の結晶格子構造は不変のままとなり、従つて
即［電極８８に対して組み込まれたバイアスを供給する
とともにそのような電解効果デバイス内にチヤンネルを
正確に再形成するに適した構造を．提供する。以上本発
明を実施例に従つて説明したが、多くの変更が、可能で
あること当業者には明らかである。Variations in the channel control voltage between regions 82 and 84 caused by charge variations in the portion of insulating layer 86 below control electrode 88 are, according to the present invention,
6, the trapped charge generates an electric field close to the strength of the insulating layer 86, and an additional charge is transferred to the on/off point of the field effect device. to prevent shifting. Also,
This mechanism allows any desired bias voltage to be applied to the field effect device by controlling the thickness of layer 86 and the charge developed in region 90. 2 In FIG. 6, the semiconductor 80 is of P type, and the source and drain are of N type.
5 shows a field effect device similar to that of FIG. 5, except for its shape. By using the charge in region 90 of insulating layer 86, a bias is generated, resulting in a practical N-channel field effect transistor. Thus,
The direct attachment of charge to such an insulator leaves the crystal lattice structure of the underlying semiconductor unchanged, thus immediately [providing a built-in bias for electrode 88 and removing such electrolytic A structure suitable for accurately reshaping channels within an effect device. provide. Although the present invention has been described above with reference to embodiments, it will be obvious to those skilled in the art that many modifications are possible.

例えば半導体３２について任意の半導体材料を使用しう
るし、真のシヨツトキィ障壁装置を含む所望の接合を使
用しうる。また、広い範囲の半導体のドーパント密度、
絶縁材料、あるいは燐等の電荷注入イオンを使用するこ
とが出来る。さらに本発明はバイポーラトランジスタ、
集積回路、ィンタディジタル形マイクロ波装置および映
像増倍管のような広範囲のものに応用することが出来る
。For example, any semiconductor material may be used for semiconductor 32 and any desired junction including a true Schottky barrier device may be used. Also, a wide range of semiconductor dopant densities,
Insulating materials or charge injection ions such as phosphorous can be used. Furthermore, the present invention provides a bipolar transistor,
Applications include a wide range of applications such as integrated circuits, interdigitated microwave devices, and image intensifiers.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による半導体装置を使用したカメラ管の
断面図，第２図は本発明による半導体装置を示すための
第１図のターゲツト構造の一部拡大図、第３図は他のタ
ーゲツト構造の実施例を示し、第４図は本発明の他の実
施例としてのホトダイオードを示し、第５図及び第６図
は、本発明の他の実施例としての電界効果トランジスタ
を示す。FIG. 1 is a sectional view of a camera tube using the semiconductor device according to the present invention, FIG. 2 is a partially enlarged view of the target structure in FIG. 1 to show the semiconductor device according to the present invention, and FIG. Embodiments of the structure are shown, with FIG. 4 showing a photodiode as another embodiment of the invention, and FIGS. 5 and 6 showing a field effect transistor as another embodiment of the invention.

Claims (1)

【特許請求の範囲】 １ 半導体から成る本体と、 前記本体と抵抗層との間に各々離間して形成される薄い
絶縁層アレイであつて、前記抵抗層上の電荷が前記薄い
絶縁層に近接した前記本体中に空乏領域を形成し得る薄
い絶縁層アレイと、前記空乏領域間に半導体を通して導
電チャンネルが形成されるのを防止する分離手段であつ
て、前記薄い絶縁層アレイ間に配置されその層よりも厚
い格子状絶縁層から成り、その絶縁格子に電荷を捕捉し
て前記空乏領域の間の前記半導体中に電位井戸を形成す
る分離手段と、から構成される半導体装置。[Scope of Claims] 1. A body made of a semiconductor, and an array of thin insulating layers formed spaced apart between the body and a resistive layer, wherein the charge on the resistive layer is in close proximity to the thin insulating layer. an array of thin insulating layers capable of forming a depletion region in the body; and isolating means disposed between the thin array of insulating layers to prevent formation of conductive channels through the semiconductor between the depletion regions; 2. A semiconductor device comprising: a separation means comprising a lattice-like insulating layer thicker than the depletion region, and trapping charges in the insulating lattice to form a potential well in the semiconductor between the depletion regions.
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