JPS5945544A - 表示デ−タ転送方式 - Google Patents
表示デ−タ転送方式Info
- Publication number
- JPS5945544A JPS5945544A JP57155929A JP15592982A JPS5945544A JP S5945544 A JPS5945544 A JP S5945544A JP 57155929 A JP57155929 A JP 57155929A JP 15592982 A JP15592982 A JP 15592982A JP S5945544 A JPS5945544 A JP S5945544A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- video
- raster
- display
- cpu1
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本Ｂ 明はラスタスキャンタイプＣ Ｒ Ｔ ティスプ
レィ装置の改良に関する。
レィ装置の改良に関する。
〔発明の技？ｌｑ的背ζ１〕
ラスタスキャンタイプＣＩも′Ｊ゛２イスプレイ装置の
一般的｛＃成を第１図に示す。Ｕ二１中１＃；Ｉ．、こ
の装置の各部を制イδ１１するＣＰＵ，２は、プロダラ
ムクーコ・を保持するメインメ・モリ、３は、ＣＲＴ画
面にジく示するデータを保持ずろピノ５オ几ＡｆＸｉ、
４は、ビデオＲ Ａ Ｍ３から供給されろデータを表示
／ξターンに変換するキャラクタジェネレータ、５（・
ま、ビデオＩｔ Ａ Ｍ ３に対し、アドレスライン６
を介してメモリアドレスを出力し、４ヤラクタジエネレ
ータ４に対しアドレスライン７を介してラスタアドレス
を出力するＣＲＴコントローラ、８はキャラクタジェネ
レータ４からデータライン９を介して出力された表示、
ｅターンデータを直列のビデオ信号に変換するコンバー
タである。１０は、コンバータ８から信号ライン１１を
介して出力されるビデオ信号によりＣＲＴ画面に文字、
記号を表示する表示部である。１２はＣＲＴコントロー
ラ５から信号ライン１３を介して出力される、コントロ
ーラ５がビデオＩ（、Ａ Ｍ ３の内容ケ表示中か否か
を示す信号を保持するレジスタである。尚、上記ＣＰＵ
Ｉ、メインメモリ２、ビデオ■もＡＭ３、ＣＲ。
一般的｛＃成を第１図に示す。Ｕ二１中１＃；Ｉ．、こ
の装置の各部を制イδ１１するＣＰＵ，２は、プロダラ
ムクーコ・を保持するメインメ・モリ、３は、ＣＲＴ画
面にジく示するデータを保持ずろピノ５オ几ＡｆＸｉ、
４は、ビデオＲ Ａ Ｍ３から供給されろデータを表示
／ξターンに変換するキャラクタジェネレータ、５（・
ま、ビデオＩｔ Ａ Ｍ ３に対し、アドレスライン６
を介してメモリアドレスを出力し、４ヤラクタジエネレ
ータ４に対しアドレスライン７を介してラスタアドレス
を出力するＣＲＴコントローラ、８はキャラクタジェネ
レータ４からデータライン９を介して出力された表示、
ｅターンデータを直列のビデオ信号に変換するコンバー
タである。１０は、コンバータ８から信号ライン１１を
介して出力されるビデオ信号によりＣＲＴ画面に文字、
記号を表示する表示部である。１２はＣＲＴコントロー
ラ５から信号ライン１３を介して出力される、コントロ
ーラ５がビデオＩ（、Ａ Ｍ ３の内容ケ表示中か否か
を示す信号を保持するレジスタである。尚、上記ＣＰＵ
Ｉ、メインメモリ２、ビデオ■もＡＭ３、ＣＲ。
Ｔコントローラ５およびレジスタ１２ば、システムパス
１４に接続されている。
１４に接続されている。
以上のように構成されたディスプレイ装置に、１．−い
て、ＣＲＴコントローラ５は、ＣＰ Ｕ １のクロック
サイクルと非同期のラスタスキャンタイミングでビデオ
ＲＡＭ３の内容を読み出して表示動作を行７【っていた
。そして、ＣＰＵ１が、例えば、表示データをメモリ２
から読み出して、ビデオ几ＡＭ３に転送する場合には、
ＣＰＵＩは、レジスタ１２の内容を読み取ることにより
、ＣＲＴコントローラ５がビデオＲＡＭ３に対しアクセ
スを行なっていないことをｆｌ’Ｎ ｉ３ してデータ
転送を行なっていた。
て、ＣＲＴコントローラ５は、ＣＰ Ｕ １のクロック
サイクルと非同期のラスタスキャンタイミングでビデオ
ＲＡＭ３の内容を読み出して表示動作を行７【っていた
。そして、ＣＰＵ１が、例えば、表示データをメモリ２
から読み出して、ビデオ几ＡＭ３に転送する場合には、
ＣＰＵＩは、レジスタ１２の内容を読み取ることにより
、ＣＲＴコントローラ５がビデオＲＡＭ３に対しアクセ
スを行なっていないことをｆｌ’Ｎ ｉ３ してデータ
転送を行なっていた。
このように、ビデオｌＩＡＭ３に対する、ＣＲ，Ｔコン
トローラ５のアクセスと、ＣＰＵＩのアクセスとが競合
する場合には、一般に、ＣＰＵＩの動作の方が待たされ
ていた。従って、この待ち時間、ＣＰＵ１は他の動作を
行なうことができなかった。
トローラ５のアクセスと、ＣＰＵＩのアクセスとが競合
する場合には、一般に、ＣＰＵＩの動作の方が待たされ
ていた。従って、この待ち時間、ＣＰＵ１は他の動作を
行なうことができなかった。
本発明は上記欠点に鑑みな１れたも−ので、その目的は
、ＣＰＵのビデオＴＬＡＭアクセスをタイミング、＋：
ｒ ＜行ない、ＣＰＵからビデオ几Ａｉ！Ｖｆ以外のデ
ｄイスへのツーヒスを効率良く行ｔ（うことである。
、ＣＰＵのビデオＴＬＡＭアクセスをタイミング、＋：
ｒ ＜行ない、ＣＰＵからビデオ几Ａｉ！Ｖｆ以外のデ
ｄイスへのツーヒスを効率良く行ｔ（うことである。
本発明は、ＣＰＵと、このＣＰ Ｕの制御のもとにキャ
ラクタコード１或いは、ドツトノミターンデータが書き
込まれ、ｃｌ、＜、Ｔへの表示データ出力のためにこれ
らデータを保持するビデオＲＡＭと、表示タイミングに
同期して前記ビデオ几ＡＭをアクセスするためのラスタ
アｒレスを含むアドレス情報を出力し、前記ビデオＲＡ
ＭからＣＲＴへのキャラクタコード或いは、ドツトノ
ミターンデータの出力を制御するＣ ＲＴコントローラ
とを具備したラスタスキャンタイプのＣＲＴ表示装置に
設定された時間待機した後、前記ＣＰＵに割込みをかけ
る割込み手段を具備せしめ、前記ＣＰ Ｕは、前記ＣＲ
Ｔコントローラより出力されるラスタアドレスを監視す
ることによシ無表示うスク、又は、無表示タイミングま
での時間を算出し、この時間に相当する値を前記割込み
手段に設定した後、設定時間後に前記割込み手段より割
込みがかかった時点で前記ビデオＲＡＭに対しアクセス
を実行して前記目的を達成した。
ラクタコード１或いは、ドツトノミターンデータが書き
込まれ、ｃｌ、＜、Ｔへの表示データ出力のためにこれ
らデータを保持するビデオＲＡＭと、表示タイミングに
同期して前記ビデオ几ＡＭをアクセスするためのラスタ
アｒレスを含むアドレス情報を出力し、前記ビデオＲＡ
ＭからＣＲＴへのキャラクタコード或いは、ドツトノ
ミターンデータの出力を制御するＣ ＲＴコントローラ
とを具備したラスタスキャンタイプのＣＲＴ表示装置に
設定された時間待機した後、前記ＣＰＵに割込みをかけ
る割込み手段を具備せしめ、前記ＣＰ Ｕは、前記ＣＲ
Ｔコントローラより出力されるラスタアドレスを監視す
ることによシ無表示うスク、又は、無表示タイミングま
での時間を算出し、この時間に相当する値を前記割込み
手段に設定した後、設定時間後に前記割込み手段より割
込みがかかった時点で前記ビデオＲＡＭに対しアクセス
を実行して前記目的を達成した。
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明の一実施例を示すブロック図である。図
示の如く、本実施例においてもラスタスキャンタイプＣ
Ｒ，’ｒキャラクタデ′イスプレイ装置を例に採る。第
２図において、ｍ１図に示した従来例の装置の各部と同
一のものは、同一番号を符し、夫々の説明は省略する。
示の如く、本実施例においてもラスタスキャンタイプＣ
Ｒ，’ｒキャラクタデ′イスプレイ装置を例に採る。第
２図において、ｍ１図に示した従来例の装置の各部と同
一のものは、同一番号を符し、夫々の説明は省略する。
ただし、レジスタ１２Ｆｉ、本実施例で［、ＣＲＴコン
トローラ５からアドレスライン７を介して出力されるラ
スタアＰレスの状態を保持するスティタスレジスタとす
る。このレジスタ１２とＣＰＵＩとで計算手段を構成す
る。更に本実施例では＠シ込み手段であるプログラマブ
ルインターバルタイマ１６を設ける。
トローラ５からアドレスライン７を介して出力されるラ
スタアＰレスの状態を保持するスティタスレジスタとす
る。このレジスタ１２とＣＰＵＩとで計算手段を構成す
る。更に本実施例では＠シ込み手段であるプログラマブ
ルインターバルタイマ１６を設ける。
このプログラマブルインターバルタイマ１６は、システ
ムパス１４に接続され、ＣＰＵＩから与えられるカウン
ト値をカウントダウンして、カウント値がゼロになれば
、信号線１５を介してＣＰＵ１に割シ込み信号を出力す
るものである。
ムパス１４に接続され、ＣＰＵＩから与えられるカウン
ト値をカウントダウンして、カウント値がゼロになれば
、信号線１５を介してＣＰＵ１に割シ込み信号を出力す
るものである。
以上のように構成された本実施例の動作を説明する。
ＣＰＵ１がビデオＲＡＭに対し、表示データを転送する
場合、ＣＰＵＩは、まず、レジスタ１２の内容を読み取
る。このとき、ＣＲＴコントローラ５が表示動作全行な
っていれば、ＣＰＵＩは、現在、表示嘆れているデータ
は、ｃｒｔ’ｉ”画面において上から何番目のラスタで
おるかを知る。このル・１２取結呆に基づいてｃｐｕｉ
け、現在表示されている１行分のデータ中残りラスタ本
数を言１幻する。
場合、ＣＰＵＩは、まず、レジスタ１２の内容を読み取
る。このとき、ＣＲＴコントローラ５が表示動作全行な
っていれば、ＣＰＵＩは、現在、表示嘆れているデータ
は、ｃｒｔ’ｉ”画面において上から何番目のラスタで
おるかを知る。このル・１２取結呆に基づいてｃｐｕｉ
け、現在表示されている１行分のデータ中残りラスタ本
数を言１幻する。
そして、ＣＰＵＩは、この計算結果に基づいて、無表示
ラスタ又は無表示タイミングオでの９．１間を算出し、
次に、プログラマゾルインターバルタイマ１６に入力し
ているクロックタイミングをベースとするカウント（Ｗ
ｊを算出する。そして、ＣＰＵ１ばこのカウント値をプ
ログラマブルインターフ９ルタイマ１６にセットする。
ラスタ又は無表示タイミングオでの９．１間を算出し、
次に、プログラマゾルインターバルタイマ１６に入力し
ているクロックタイミングをベースとするカウント（Ｗ
ｊを算出する。そして、ＣＰＵ１ばこのカウント値をプ
ログラマブルインターフ９ルタイマ１６にセットする。
プログラマブルインターバルタイマ１６は、上記のカウ
ント値がセットされると直ちにカウントダウンを行ない
、カウント値がゼロとなった時点でＣＰＵ１に対し信号
線１５を介して割り込み信号を出力する。この割り込み
信号を入力されたＣＰＵ１は、メインメモリ２カ・ら必
要な表示データを読み出し、システムパス１４を介して
ビデオ１１．ＡＭ３に転送する。
ント値がセットされると直ちにカウントダウンを行ない
、カウント値がゼロとなった時点でＣＰＵ１に対し信号
線１５を介して割り込み信号を出力する。この割り込み
信号を入力されたＣＰＵ１は、メインメモリ２カ・ら必
要な表示データを読み出し、システムパス１４を介して
ビデオ１１．ＡＭ３に転送する。
このように、本実施例によれば、ＣＰＵＩは、ビデオｍ
Ａへｊ３に対しアクセスを行７ｒう場合、レジスタ１２
の内容を読み取り、ノノウ／ト値を具用して、これ全プ
ログラマブルインターノマルカウンタ１６にセットする
のみで、割り込み４部号７′ｌ【入力されるまで、能の
デノイスへのサービスを充分に行なうことができる。
Ａへｊ３に対しアクセスを行７ｒう場合、レジスタ１２
の内容を読み取り、ノノウ／ト値を具用して、これ全プ
ログラマブルインターノマルカウンタ１６にセットする
のみで、割り込み４部号７′ｌ【入力されるまで、能の
デノイスへのサービスを充分に行なうことができる。
尚、上記実施例でｔま、実際のタイマを設けたが、ソフ
トウェアタイマでも「１ｊ様の作ハｊ効（１とが得られ
る。
トウェアタイマでも「１ｊ様の作ハｊ効（１とが得られ
る。
また、ビデオＲＡム１がドラトノぞターンデータを記１
．Ｕする方式金とっている場合、ＣＲＴコントローラ５
カラ出力されるラスタアｒレスは、ビデオ１”ＬＡＭ
３をアクセスするためのアドレス情報の１部として、ビ
デオ几ＡＭ３に供給される。この上１合も、ｔｊｆＪ述
の実施例と同腺な方法で本銘明を実現することができる
。
．Ｕする方式金とっている場合、ＣＲＴコントローラ５
カラ出力されるラスタアｒレスは、ビデオ１”ＬＡＭ
３をアクセスするためのアドレス情報の１部として、ビ
デオ几ＡＭ３に供給される。この上１合も、ｔｊｆＪ述
の実施例と同腺な方法で本銘明を実現することができる
。
以上説明したように、本発明によれば、ＣＰｊＪはビデ
オＩＬ Ａ Ｍに対するアクセスを行なう際、ｃ−ＰＵ
は割込みがかかるまで別のタスクを実行することができ
るので待ち時間を有効に使うことができる。
オＩＬ Ａ Ｍに対するアクセスを行なう際、ｃ−ＰＵ
は割込みがかかるまで別のタスクを実行することができ
るので待ち時間を有効に使うことができる。
２Ｋ Ｉ ｌ：、７１は従３１ｇのラスクスキャン型Ｃ
几′丁ディスプレイ装［７のブロック図１、第２じ（ｌ
は本発明些Ｌ゛１：のブロック図である。 １・・・Ｃ１，’Ｕ １２・・・レジスタ（スディ
タスレジスタ） 工６・・・プログラマゾルイン
ターノマルタイマ 代理人 弁理士 則 近 ：ご 佑（ほか１名
）
几′丁ディスプレイ装［７のブロック図１、第２じ（ｌ
は本発明些Ｌ゛１：のブロック図である。 １・・・Ｃ１，’Ｕ １２・・・レジスタ（スディ
タスレジスタ） 工６・・・プログラマゾルイン
ターノマルタイマ 代理人 弁理士 則 近 ：ご 佑（ほか１名
）
Claims (1)
- ＣＰＵと、このＣＰＵの制御のもとにキャラクタコード
、或いは、ドットノセターンデータが書き込まれ、ＣＲ
Ｔへの表示データ出力のためにこれらデータを保持する
ビデオＲＡＭと、表示タイミングに同期して前記ビデオ
ＲＡ、Ｍをアクセスするためのラスタアドレスを含むア
ドレス情報を出力し、前記ビデオＲＡ ＭからＣＲＴへ
のキャラクタコード、或いは、ドツト、Ｒターンデータ
の出力を？ｌｌＪ御するＣＩＬＴコントローラとを具備
したラスタスキャンタイプのＣＲ１表示装置において、
設定された時間待機した後、前記ＣＰＵに割込みをかけ
る割込み手段を具備せしめ、前記ＣＰｔＪは、前記ＣＲ
Ｔコントローラより出力されるラスタアドレスを監視す
ることにより無表示ラスタ、又は、無表示タイミングま
での時間を算出し、この時間に相当する値を前記割込み
手段に設定した後、設定時間後に前記割込み手段より１
２１込みがかかった時点で前記ビデオＩｔ Ａ Ｍに対
しアクセスを実行することを峙徴とした表示データ転送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155929A JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155929A JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945544A true JPS5945544A (ja) | 1984-03-14 |
| JPH0373900B2 JPH0373900B2 (ja) | 1991-11-25 |
Family
ID=15616594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155929A Granted JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398088A (ja) * | 1989-09-11 | 1991-04-23 | Canon Inc | 情報処理システム及び装置 |
| JPH0363099U (ja) * | 1989-10-19 | 1991-06-20 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326539A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Data exchenge system |
| JPS5588136A (en) * | 1978-12-26 | 1980-07-03 | Honeywell Inf Systems | Vectorized interruption in crt display |
| JPS56121140A (en) * | 1980-02-28 | 1981-09-22 | Toshiba Corp | Cursor blinking system |
-
1982
- 1982-09-09 JP JP57155929A patent/JPS5945544A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326539A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Data exchenge system |
| JPS5588136A (en) * | 1978-12-26 | 1980-07-03 | Honeywell Inf Systems | Vectorized interruption in crt display |
| JPS56121140A (en) * | 1980-02-28 | 1981-09-22 | Toshiba Corp | Cursor blinking system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398088A (ja) * | 1989-09-11 | 1991-04-23 | Canon Inc | 情報処理システム及び装置 |
| JPH0363099U (ja) * | 1989-10-19 | 1991-06-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373900B2 (ja) | 1991-11-25 |
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