JPS5943655A - Line editing system - Google Patents

Abstract

PURPOSE:To edit a line in time division, by inserting a data word of the 1st bit rate into a prescribed time slot with a common control means and converting the data word into that of the 2nd bit. CONSTITUTION:A bearer signal transmitted via each subscriber line 2-7 is terminated at an intra-office line terminating section 2-1, written in a memory respectively in a time slot converting circuit 2-11, read out on a signal line 2-3 as a burst signal on a data highway in 1.536Mb/s, for example, in the time slot designated at an address control memory 2-16, and inputted to an intra-office interface IF section 2-4 for a digital 0-order group. The IF section 2-4 writes in an optional 0-order group signal into a time slot converting circuit 2-12 in the form of the burst signal in 1.536Mb/s based on the control of the memory 2-16 and reads out in the speed of 64kb/s on a signal line 2-5. Further, the inverting processing is performed to the 0-order group signal in 64kb/s coming from a signal line 2-6.

Description

【発明の詳細な説明】 本発明はディジタル・データ網における回イが編集方式
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a loop editing system in a digital data network.

ディジタル・データ網においては、加入者の端末速度の
データＮ号孕、宅内回線終端装置（１）ＳＵ　）によシ
（６−１−２）エンベロープ構成に変４り１し、ベアラ
信号どして網内に伝送している。In a digital data network, when the subscriber's terminal speed data N is changed to an envelope configuration (6-1-2) by the subscriber's home line termination unit (1) SU, the bearer signal is is transmitted within the network.

従来、第１図に示すように、データ端末１　−　１から
宅内回線終端装置１−２および加入者線１−３を介して
伝送されたベアラ信号は、局内回に＋ｊｌ終端部（ＯＣ
Ｕ）１−１で終端され、複数の端子金有する回線編集用
端子接Ｋｉｅ’６部１−５に出力される。Conventionally, as shown in FIG.
The signal is terminated at U) 1-1 and output to line editing terminal connection section 1-5 having a plurality of terminals.

この回線編集用ｍＭ＋接続部の複数の端子Ｖ′ＣＱ】Ｊ
、、局自回線終端部１−４の局１ｆｔ１１の全ての入出
力線と、これらのベアラ信号全多重変換してディジタル
Ｏ次群１ｎ号に変１Ｃ（あるいは逆変換する多重変換部
１−６の全ての入出力線とが接続されておシ、所望の頓
子間ケ吸続り′−プルを用いて接続することにより所望
のｆｊｐ躇Ｉ４終に１ＪＡ１部１−４と多重変換部１−
６とのＬ）続を行なっている。このように、従来は回線
編集を空分割スイ、ノヂ方式で行なっているため（ｊ、
ｉ　ｊＱ作；ｉ’：　ｖ：　１ＩＩＴ　ｊ＋（ｔ、−ｃ
ある。参照数字１−９１ｄ１１ｉｌ−７全介して与えら
れるディジタルＯ次群信号をディジタル１次群信号に変
換する多重変換装置である。Multiple terminals of this line editing mm+ connection section V'CQ】J
,, All the input/output lines of the station 1ft11 of the station own line termination section 1-4 and these bearer signals are fully multiplexed and converted into digital O-order group 1n 1C (or inversely converted by the multiplex conversion section 1-6 All the input/output lines of 1JA1 section 1-4 and multiplex conversion section 1 are connected to each other by connecting all the input/output lines between the desired terminals using the pulls. −
Continuation of L) with 6. In this way, conventionally, line editing was performed using the sky division switch and noji method (j,
i jQ creation; i': v: 1IIT j+(t, -c
be. Reference numerals 1-91d11il-7 This is a multiplex conversion device that converts digital O order group signals given through all the channels into digital first order group signals.

本発明の目的は時分割で回線の編集が行なえる回線編集
方式全提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a complete line editing system that allows line editing to be performed in a time-division manner.

本発明の方式は、各タイムスロットが複数のビットから
なるｆ−タワードに割当てられ複数の該タイ１３スロ、
ノドによシフレーム構成されてなるデータワード系列の
編集を行な９回線編集方式において、それぞれが第１の
どノドレートを有する第１のデータワード系列全収容す
る複数の第１のチャネル盤と、それぞれが第２のピノト
レー　トで有する第２のデータワード系列を収容するｖ
４．数の第２のチャネル盤と、各々が、第１および第２
のデータワード系列中の少なくとも１つのりｆＪ　Ｗ１
′、デ・−タワード全格納する記憶部全イ１゛シ前記ｌ
ｐ１．ｌ？よび第２のチャネル盤のそれぞれに一対一対
応設けられた複数のタイムスロット変換手段と、６亥各
夕・ｆムスロソト変換手段の記憶部におりる前記データ
ワードの書込みおよび読出しの速ｒａ〜および位相を〕
１１中管理する共通制御手段とを備え、前記各組１のチ
ャネル盤の記憶部に格納されたデータワードの各々を該
共通ｊｔｔｌｌ　ｔ１１手段により定めた前ｉ１シタイ
ムスロットに挿入しで前記第２のデータワード系列に変
換するよう構成してい−ます。The scheme of the present invention is such that each time slot is assigned to an f-tower word consisting of a plurality of bits, and a plurality of tie-13 slots,
In a 9-line editing system for editing a data word series constituted by a frame at each node, a plurality of first channel boards each accommodating the entire first data word series each having a first node rate; v accommodates the second sequence of data words that has in the second pinot rate
4. a number of second channel boards, each of which has a first and a second channel board;
At least one of the data word series fJ W1
', the memory section for storing all the data words is 1.
p1. l? and a plurality of time slot converting means provided in one-to-one correspondence in each of the second channel boards, and the writing and reading speed of the data words in the storage section of the six time slot converting means, and phase]
common control means for managing the data words stored in the storage units of the channel boards of each set 1 in the previous i1 time slots determined by the common jttll t11 means; It is configured to convert into a series of data words.

第２図は本発明の一実施例ヶ示す構成図であシ、第３図
はそのフレーム構成例全示す図である。FIG. 2 is a block diagram showing one embodiment of the present invention, and FIG. 3 is a diagram showing an entire example of the frame structure.

第３図を参照すると、１．ｓ３ｓＭｂ／８　（メガビッ
ト／秒）のデータ・ハイウェイ上に、６４Ｋｂ／Ｓ（キ
ロビット／秒）すなわちディジタル０次群のタイムスロ
ットをオクテツト（データワード）単位で２４個具備す
る形式で８　Ｋ）Ｉｚのショートフレーム全構成し、さ
らに、このショートフレームを２０個集めて３．２　Ｋ
ｂ、／Ｓのベアラ信号のオクテツト情報周期に整合する
４　００　Ｈｚのマルチフレーム（データワード系列）
を構成している。Referring to FIG. 3, 1. s3sMb/8 (megabits/second) data highway in the form of 64Kb/S (kilobits/second), that is, 24 digital zero-order time slots in units of octets (data words). 3.2K by configuring all short frames and collecting 20 of these short frames.
b, 400 Hz multi-frame (data word sequence) matching the octet information period of the /S bearer signal.
It consists of

ずなわち、３．２Ｋｂ／Ｓのべｆう信号であれば４８０
回線を、６．４　Ｊ（ｂ／Ｓのベアラ信号であれば２４
０回約ケ、１２．８Ｋｂ、／Ｓのベアラ信号であれば１
２０回ｆ４Ｊｆｆｉ、６４　Ｋｂ／Ｓのベアラ信号であ
れば２４回回線上れぞれ−１−述の１５３６ムｉｂ／Ｓ
データ・ハイウェイに換言すれば２４個のディジタル０
次群に収容し得る容量を有している。In other words, if the signal is 3.2Kb/S, 480
The line is 6.4 J (24 J for b/S bearer signal)
0 times, 12.8Kb, /S bearer signal is 1
20 times f4Jffi, 64 Kb/S bearer signal, 24 times on each line -1-1536 Mib/S as described above
In other words, the data highway is 24 digital zeros.
It has the capacity to accommodate the following groups.

この１つのマルチフレームは４８０個のタイムスロット
で構成され、各々のタイムスロットの運用は、共通部の
アドレスコントロールメモリ２−１６により全て管理さ
れている。This one multiframe is composed of 480 time slots, and the operation of each time slot is completely managed by the address control memory 2-16 in the common section.

本実施例について第２図′ｆｆ：参照して説明する。This embodiment will be explained with reference to FIG. 2'ff:.

今、仮に、システム当、９Ｎチャネルのチーヤネル（以
下、Ｃ１（と略記する）盛金収容し得るものとし、各Ｃ
ＩＩ盤の実装位置に実装位置番号（１〜Ｎ）全割り付け
る。例えば、実装位１１￥１片号にのｅｌｆ盤に５４Ｋ
ｂ／Ｓの回線を収容してディジタルＯ次群（ショートフ
レーム）の２番目のタイムスロットに出力するｌときに
は、Ｓ　２−１．　Ｓ　２−２．　Ｓ　２−３゜８２−
４−・−、Ｓｔ−ｍ、　・−，８２−２０（ここで、石
はシコートフレーム音号全示し、１イ看４２４でろ９１
ｍはマルチフレーム番号を示し、１４ｍに２０である。Now, suppose that the system can accommodate 9N channels (hereinafter abbreviated as C1), and each
Assign all mounting position numbers (1 to N) to the mounting positions on the II board. For example, 54K on an elf board with a mounting position of 11 yen per piece.
When accommodating a line of b/S and outputting it to the second time slot of the digital Oth order group (short frame), S2-1. S2-2. S 2-3゜82-
4-・-, St-m, ・-, 82-20 (Here, the stone shows all the sycote frame sounds, 1 I view 424 91
m indicates the multiframe number, which is 14m and 20.

）の２０個のタイムスロットに夕（］応する′アドレス
コントロールメモリ２−１６のアドレスＡ２−１．　Ａ
、２−２．　Ａ２−３．・・・、Ａｔ−＋１１１・・・
、Ａ２２０に実装位置番号Ｋ　ｆ、（予め記憶させてお
く３゜アドレスコントロールメモリーは、アドレスＡ１
−ｔ、、Ａ２−１．・・・、Ａ２４−１．Ａｔ−２，Ａ
２−２．・・・。) Address A2-1.A of the address control memory 2-16 corresponding to the 20 time slots of
, 2-2. A2-3. ..., At-+111...
, A220 has the mounting position number Kf, (the 3° address control memory stored in advance is the address A1
-t,,A2-1. ..., A24-1. At-2,A
2-2. ....

Ａ２４−２．・・・・・壷、Ａｌ−２０，Ａ、２−２０
．・・・・・昏Ａ２４−２０の順で対応するアドレスの
内存がＩＩＩｔＴ次読み出され、タイツ、スロット８２
−１．８２−２．・・・・・・、　　Ｓ２−２０に対応
する各アドレスの内科Ｋに応じて、タイムスロット指定
パルスを信号線２−１４ｆｆｉ介して実装位置番号にの
ＣＨ盤のタイムスロット変換回路２−１１の読み出し制
御パルスとして出力する。A24-2.・・・・Bottle, Al-20, A, 2-20
．． ...The existence of the corresponding addresses is read out in the order of A24-20, and the tights, slot 82
-1.82-2. ......, In accordance with the internal medicine K of each address corresponding to S2-20, the time slot designation pulse is sent to the mounting position number via the signal line 2-14ffi to the time slot conversion circuit 2-11 of the CH board. Output as read control pulse.

各局内回線終端部２−１は、局内回線終端用アナログ回
路（Ｌ　ＣＶ　）　２−９と局内回線終端用ディジタル
回路（ＣＣＶ）２−１０と回線編集用タイムスロット変
換回路（ＴＳＩ　）２−１１とから構成されておυ、各
加入者Ｎ２−７ｆｆｉ介して伝送されてきた各ベアラ信
号は、ここで回想終端されたあと、そ１１ぞれタイムス
ロット変換回路内のメモリーに書き込まれ、上述のアド
レスコントロールメモＵ　　２−１６からの出力により
指定されるタイムスロットに１．５３６Ｍｂ／Ｓのバー
スト信号として出力される。この段階において、信号の
物理的な速度は１．５３６Ｍｂ／Ｓであシ、高速である
が、論理的な情報量に変化はない。すなわち、３．２　
Ｋｂ、／Ｓのベアラ信号の場合、このベアラ信号はオク
テツト単位で２．５（ｍｓ）に１回の周期でタイムスロ
ット変換回路に誉き込凍れ、４８０マルチフレームに１
回の周期で１．５３６　Ｍｂ、、／Ｓのバースト信号と
して４１￥号＆’２２−３に読み出される。同様に＞６
．４に１）　７′Ｓのベアラ信号の場合にはこれが２（
回／マルチフレーム）、１２．８Ｋｂ／Ｓのベアラ信号
の場合には４（回／マルチフレーム）、６４　Ｋ、ｂ　
／Ｓのベアラ信号の場合には２０（回／マルチフレーム
）、それぞれ書き込みおよび読み出しが行われる。Each in-office line termination unit 2-1 includes an in-office line termination analog circuit (LCV) 2-9, an in-office line termination digital circuit (CCV) 2-10, and a line editing time slot conversion circuit (TSI) 2-11. Each bearer signal transmitted via each subscriber N2-7ffi is retrospectively terminated here, and then written to the memory in the time slot conversion circuit 11 and processed as described above. It is output as a 1.536 Mb/S burst signal in the time slot specified by the output from address control memo U2-16. At this stage, the physical speed of the signal is 1.536 Mb/S, which is high speed, but there is no change in the logical amount of information. That is, 3.2
In the case of a Kb, /S bearer signal, this bearer signal is sent to the time slot conversion circuit once every 2.5 (ms) in octet units and is frozen once every 480 multiframes.
It is read out as a burst signal of 1.536 Mb, /S with a cycle of 41 yen &'22-3. Similarly >6
．． 4 to 1) In the case of a 7'S bearer signal, this is 2(
times/multiframe), 4 (times/multiframe), 64 K, b for a 12.8 Kb/S bearer signal
In the case of a /S bearer signal, writing and reading are performed 20 times (times/multiframe), respectively.

このように、局内回線終端部は、任意の速度のベアラ信
号會任意のタイツ・スロットに変換すなわち多元多重す
ることができ、さらに、１ご号凸票　−３を介して与え
られる任意の速ＩＷのバースト１８号に対しては、これ
と逆の処理を行なう。すなわち、ベアラ回線単位の回線
編集全行う機能全イイしている。In this way, the intra-office line termination section can convert or multiplex any speed bearer signal into any tight slot, and furthermore, any speed IW provided via the For burst No. 18, the reverse process is performed. In other words, it has all functions for line editing on a bearer line basis.

各局内回線端部４装置２−１の出力段で−Ｌ　、１７１
ｉのように１．５３６Ｍｂ／Ｓのデータ・ノ１イウエイ
−４−に多元多重伝送された２４個のディジタルＯ次群
１４号は４１号１３２−２′ｆｆ：介してディジタルＯ
次群用局内インタフェース部（−４袖−２−４に入力さ
れる。このディジタルＯ次群用局内インタフェース部は
、局内回線端部に設けられたタイムスロット変換回路と
同様の機能を有する回線編集用タイムスロット変換回路
や十尋→≠２−１２と、局内回線インタフェース回路≠
↓±≠２−１３とから構成され、」二連の多元多重され
た信号列からアドレスコントロールメモリーの制御に基
づいて任意のＯ次群１「旨１．．５３６Ｍｂ／Ｓのバー
スト信号の形式でこのタイムスロット変換回路２−１２
に２０（回／マルチフレーム）書き込み、６４Ｋｂ／Ｓ
の速度で、これ全信号線２−５に読み出す。さらに、１
ぽ帰線２−６　ｆ介して与えられる６４Ｋｂ／ＳのＯ次
群信号に対しては、これと逆の処理奮行なうこともでき
る。すなわち、ディジタル０次群単位の回線編集を行９
機能を有している。-L, 171 at the output stage of each intra-office line end 4 device 2-1
The 24 digital O-order group No. 14 transmitted multiplexed on the 1.536 Mb/S data no.
Next group in-office interface unit (input to -4 sleeve-2-4. This digital O next group in-office interface unit is a line editing circuit that has the same function as the time slot conversion circuit provided at the end of the in-office line. time slot conversion circuit, Juhiro→≠2-12, and in-office line interface circuit≠
↓ ± This time slot conversion circuit 2-12
20 (times/multiframe) writes, 64Kb/S
This is read out to all signal lines 2-5 at a speed of . Furthermore, 1
The reverse processing can be carried out for the 64 Kb/S O order signal applied via the return line 2-6f. In other words, line editing for each digital zero-order group is performed in line 9.
It has a function.

なお、実施例に使用した数値は全て一例全示すものであ
り、本発明によれば、任意の速度の低速データ金、任意
の高速データに、任意の速度のノ・イウエイ金介して、
任意の回線数に対して、回線編集することができる。ま
た、低速チオネル盤のかわりに高速チャネル盤全使用す
れば多重化された高速プーヤ不ル間の回線編集も行うこ
とができる。Note that all the numerical values used in the examples are just examples, and according to the present invention, it is possible to connect low-speed data at any speed, to any high-speed data, through free money at any speed,
Lines can be edited for any number of lines. Also, if all high-speed channel boards are used instead of the low-speed Chionel board, it is possible to edit lines between multiplexed high-speed Pouya boards.

以上、本発明には、回線糾集の時分割代金達成できると
いう効果がある。As described above, the present invention has the effect of being able to achieve time-sharing charges for line consolidation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、ディジタル・データ網のシステノ、構成図で
あり、１〜１・・・・・・データ端末、１−２・・・・
・・宅内回線終端装置、１−３・・・・・・加入者ｉ￥
’Ｌ　　１　１０・・・・・・多重変換装置、１−４・
・・・・・局内口約終端部ｔ■モ社字、１−５・・・・
・・回線編集用端子接続部、１−６・・・・・・多重変
換部、ｌ−７・・・・・・ディジタル０次群信号線、■
−８・・・・・・ディジタル１次群多重袈換装置、■−
９・・・・・・ディジタル１次群信号線である。 第２図は本発明の一実流例全示す構成図であり、２−１
・・・・・・局内回線終端部、２−２・・・・・・デー
タ・ハイウェイの上９回Ｈ１２３・・・・・・データ・
ハイウェイの下り回線、２−４・・・・・・ディジタル
０次群用局内イ／タフエース部、２−５・・・・・・デ
ィジタルＯ次群の上り回線、２−６・・・・・・ディジ
タルＯ次群の下９回線、２−７・・・・・・ベアラ１Ｈ
号の上り回線、２−８・・・・・・ベアラ信号の下ｐＩ
ＩＪ線、２−９・・・・・局内回線終端用アナログ回路
、２−１０・・・・・・局内回線終端用ディジタル回路
、２−１１・・・・・・ベアラ回線糾集用タイムスロッ
ト変換回路、２−１２・・・・・・ディジタルＯ次群回
線編集用タイムスロソｌ−変換回路、１−１３・・・・
・・ディジタルＯ次群用局内回線インタフェース回路、
２−１４・・・・・・指定パルス信号線、２−１５・・
・・・・指定パルス１７１号線、２−１６・・・・・・
アドレスコントロールメモ’）−ｆある。 第３図は本実施例のデータイΔ号のフレーム構成全示す
図である。 諦　　） 代理人・弁理士　　内　原　　　□、　１竿１ヅ ／２−タ ２８８−FIG. 1 is a system configuration diagram of a digital data network, with 1 to 1...data terminals, 1-2...
・・In-house line termination device, 1-3・・・・・・Subscriber i ¥
'L 1 10...Multiple conversion device, 1-4.
...Approximately the end of the station entrance t■Mosha, 1-5...
...Line editing terminal connection section, 1-6...Multiple conversion section, l-7...Digital 0th order group signal line, ■
-8...Digital primary group multiple switching device, ■-
9... Digital primary group signal line. FIG. 2 is a block diagram showing an example of an actual flow of the present invention, and 2-1
...Internal line terminal section, 2-2...9 times above the data highway H123...Data...
Highway downlink, 2-4... Digital 0th order group in-office interface/tough ace section, 2-5... Digital Oth order uplink, 2-6...・Lower 9 lines of digital O order group, 2-7...Bearer 1H
No. uplink, 2-8...lower pI of bearer signal
IJ line, 2-9... Analog circuit for intra-office line termination, 2-10... Digital circuit for intra-office line termination, 2-11... Time slot conversion for bearer line collection. Circuit, 2-12...Time slot solo l-conversion circuit for digital O-order group line editing, 1-13...
・・Digital O-order group in-office line interface circuit,
2-14...Specified pulse signal line, 2-15...
...Designated pulse line 171, 2-16...
There is an address control memo')-f. FIG. 3 is a diagram showing the entire frame structure of the data number Δ of this embodiment. Agent/patent attorney Uchihara □, 1 pole 1ㅅ/2-ta 288-

Claims (1)

【特許請求の範囲】 各タイムスロットが複数のビットからなるデータワード
に割当てられ複数の該タイムスロットによりフレーム構
成されてなるデータワード系列の編ｊｆ％　’ｃ行な９
回線編集方式において、それぞれがＥＪ’、　１のビッ
トレート 系列を収容する複数の第１のチャネル盤と、それぞれが
第２のビットレートを有する第２のデータワーニド系利
金収容する複数の第２のチ、ヤネル盤と、各々が，第１
および第２のデータワード系列中の少なくとも１つの前
８Ｌデータワードを格納する記憶部金有１〜前記第１お
よび第２のチャネル盤のそ゛れぞれに一対一対応に設け
られた複数のタイムスロット変換手段と、該各タイムス
ロット変換手段の記憶部における前記データワードの書
込みお上び読出しの速度および位相全集中管理する共通
制御手段と金備え、前記各組１のチャネル盤の記憶部に
格納されたデータワー　ドの各々′ｆｃ該共通ｊｔｉ制
御手段によυ定めた前記タイツ・スロットに挿入して前
記第２のデータワード系列に変換することｔ／ｉケ徴と
する回線編集方式。[Claims] A compilation of a data word series in which each time slot is assigned to a data word consisting of a plurality of bits and a frame is constituted by a plurality of the time slots.
In the line editing system, a plurality of first channel boards each accommodating a bit rate series of EJ', 1, and a plurality of second channel boards each accommodating a second data system interest rate having a second bit rate. Chi, Yanel board, and each
and a storage section for storing at least one previous 8L data word in the second data word series - a plurality of times provided in one-to-one correspondence for each of the first and second channel boards. slot converting means, a common control means for centrally managing the writing and reading speed and phase of the data word in the memory section of each time slot converting means; A line editing system in which each of the stored data words is inserted into the tights slot determined by the common control means and converted into the second data word sequence.