JPS5943655A - Line editing system - Google Patents
Line editing systemInfo
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- JPS5943655A JPS5943655A JP15377182A JP15377182A JPS5943655A JP S5943655 A JPS5943655 A JP S5943655A JP 15377182 A JP15377182 A JP 15377182A JP 15377182 A JP15377182 A JP 15377182A JP S5943655 A JPS5943655 A JP S5943655A
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- Japan
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- line
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- time slot
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- data
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はディジタル・データ網における回イが編集方式
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a loop editing system in a digital data network.
ディジタル・データ網においては、加入者の端末速度の
データN号孕、宅内回線終端装置(1)SU )によシ
(6−1−2)エンベロープ構成に変4り1し、ベアラ
信号どして網内に伝送している。In a digital data network, when the subscriber's terminal speed data N is changed to an envelope configuration (6-1-2) by the subscriber's home line termination unit (1) SU, the bearer signal is is transmitted within the network.
従来、第1図に示すように、データ端末1 − 1から
宅内回線終端装置1−2および加入者線1−3を介して
伝送されたベアラ信号は、局内回に+jl終端部(OC
U)1−1で終端され、複数の端子金有する回線編集用
端子接Kie’6部1−5に出力される。Conventionally, as shown in FIG.
The signal is terminated at U) 1-1 and output to line editing terminal connection section 1-5 having a plurality of terminals.
この回線編集用mM+接続部の複数の端子V′CQ】J
、、局自回線終端部1−4の局1ft11の全ての入出
力線と、これらのベアラ信号全多重変換してディジタル
O次群1n号に変1C(あるいは逆変換する多重変換部
1−6の全ての入出力線とが接続されておシ、所望の頓
子間ケ吸続り′−プルを用いて接続することにより所望
のfjp躇I4終に1JA1部1−4と多重変換部1−
6とのL)続を行なっている。このように、従来は回線
編集を空分割スイ、ノヂ方式で行なっているため(j、
i jQ作;i’: v: 1IIT j+(t、−c
ある。参照数字1−91d11il−7全介して与えら
れるディジタルO次群信号をディジタル1次群信号に変
換する多重変換装置である。Multiple terminals of this line editing mm+ connection section V'CQ】J
,, All the input/output lines of the station 1ft11 of the station own line termination section 1-4 and these bearer signals are fully multiplexed and converted into digital O-order group 1n 1C (or inversely converted by the multiplex conversion section 1-6 All the input/output lines of 1JA1 section 1-4 and multiplex conversion section 1 are connected to each other by connecting all the input/output lines between the desired terminals using the pulls. −
Continuation of L) with 6. In this way, conventionally, line editing was performed using the sky division switch and noji method (j,
i jQ creation; i': v: 1IIT j+(t, -c
be. Reference numerals 1-91d11il-7 This is a multiplex conversion device that converts digital O order group signals given through all the channels into digital first order group signals.
本発明の目的は時分割で回線の編集が行なえる回線編集
方式全提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a complete line editing system that allows line editing to be performed in a time-division manner.
本発明の方式は、各タイムスロットが複数のビットから
なるf−タワードに割当てられ複数の該タイ13スロ、
ノドによシフレーム構成されてなるデータワード系列の
編集を行な9回線編集方式において、それぞれが第1の
どノドレートを有する第1のデータワード系列全収容す
る複数の第1のチャネル盤と、それぞれが第2のピノト
レー トで有する第2のデータワード系列を収容するv
4.数の第2のチャネル盤と、各々が、第1および第2
のデータワード系列中の少なくとも1つのりfJ W1
′、デ・−タワード全格納する記憶部全イ1゛シ前記l
p1.l?よび第2のチャネル盤のそれぞれに一対一対
応設けられた複数のタイムスロット変換手段と、6亥各
夕・fムスロソト変換手段の記憶部におりる前記データ
ワードの書込みおよび読出しの速ra〜および位相を〕
11中管理する共通制御手段とを備え、前記各組1のチ
ャネル盤の記憶部に格納されたデータワードの各々を該
共通jttll t11手段により定めた前i1シタイ
ムスロットに挿入しで前記第2のデータワード系列に変
換するよう構成してい−ます。The scheme of the present invention is such that each time slot is assigned to an f-tower word consisting of a plurality of bits, and a plurality of tie-13 slots,
In a 9-line editing system for editing a data word series constituted by a frame at each node, a plurality of first channel boards each accommodating the entire first data word series each having a first node rate; v accommodates the second sequence of data words that has in the second pinot rate
4. a number of second channel boards, each of which has a first and a second channel board;
At least one of the data word series fJ W1
', the memory section for storing all the data words is 1.
p1. l? and a plurality of time slot converting means provided in one-to-one correspondence in each of the second channel boards, and the writing and reading speed of the data words in the storage section of the six time slot converting means, and phase]
common control means for managing the data words stored in the storage units of the channel boards of each set 1 in the previous i1 time slots determined by the common jttll t11 means; It is configured to convert into a series of data words.
第2図は本発明の一実施例ヶ示す構成図であシ、第3図
はそのフレーム構成例全示す図である。FIG. 2 is a block diagram showing one embodiment of the present invention, and FIG. 3 is a diagram showing an entire example of the frame structure.
第3図を参照すると、1.s3sMb/8 (メガビッ
ト/秒)のデータ・ハイウェイ上に、64Kb/S(キ
ロビット/秒)すなわちディジタル0次群のタイムスロ
ットをオクテツト(データワード)単位で24個具備す
る形式で8 K)Izのショートフレーム全構成し、さ
らに、このショートフレームを20個集めて3.2 K
b、/Sのベアラ信号のオクテツト情報周期に整合する
4 00 Hzのマルチフレーム(データワード系列)
を構成している。Referring to FIG. 3, 1. s3sMb/8 (megabits/second) data highway in the form of 64Kb/S (kilobits/second), that is, 24 digital zero-order time slots in units of octets (data words). 3.2K by configuring all short frames and collecting 20 of these short frames.
b, 400 Hz multi-frame (data word sequence) matching the octet information period of the /S bearer signal.
It consists of
ずなわち、3.2Kb/Sのべfう信号であれば480
回線を、6.4 J(b/Sのベアラ信号であれば24
0回約ケ、12.8Kb、/Sのベアラ信号であれば1
20回f4Jffi、64 Kb/Sのベアラ信号であ
れば24回回線上れぞれ−1−述の1536ムib/S
データ・ハイウェイに換言すれば24個のディジタル0
次群に収容し得る容量を有している。In other words, if the signal is 3.2Kb/S, 480
The line is 6.4 J (24 J for b/S bearer signal)
0 times, 12.8Kb, /S bearer signal is 1
20 times f4Jffi, 64 Kb/S bearer signal, 24 times on each line -1-1536 Mib/S as described above
In other words, the data highway is 24 digital zeros.
It has the capacity to accommodate the following groups.
この1つのマルチフレームは480個のタイムスロット
で構成され、各々のタイムスロットの運用は、共通部の
アドレスコントロールメモリ2−16により全て管理さ
れている。This one multiframe is composed of 480 time slots, and the operation of each time slot is completely managed by the address control memory 2-16 in the common section.
本実施例について第2図′ff:参照して説明する。This embodiment will be explained with reference to FIG. 2'ff:.
今、仮に、システム当、9Nチャネルのチーヤネル(以
下、C1(と略記する)盛金収容し得るものとし、各C
II盤の実装位置に実装位置番号(1〜N)全割り付け
る。例えば、実装位11¥1片号にのelf盤に54K
b/Sの回線を収容してディジタルO次群(ショートフ
レーム)の2番目のタイムスロットに出力するlときに
は、S 2−1. S 2−2. S 2−3゜82−
4−・−、St−m、 ・−,82−20(ここで、石
はシコートフレーム音号全示し、1イ看424でろ91
mはマルチフレーム番号を示し、14mに20である。Now, suppose that the system can accommodate 9N channels (hereinafter abbreviated as C1), and each
Assign all mounting position numbers (1 to N) to the mounting positions on the II board. For example, 54K on an elf board with a mounting position of 11 yen per piece.
When accommodating a line of b/S and outputting it to the second time slot of the digital Oth order group (short frame), S2-1. S2-2. S 2-3゜82-
4-・-, St-m, ・-, 82-20 (Here, the stone shows all the sycote frame sounds, 1 I view 424 91
m indicates the multiframe number, which is 14m and 20.
)の20個のタイムスロットに夕(]応する′アドレス
コントロールメモリ2−16のアドレスA2−1. A
、2−2. A2−3.・・・、At−+111・・・
、A220に実装位置番号K f、(予め記憶させてお
く3゜アドレスコントロールメモリーは、アドレスA1
−t、、A2−1.・・・、A24−1.At−2,A
2−2.・・・。) Address A2-1.A of the address control memory 2-16 corresponding to the 20 time slots of
, 2-2. A2-3. ..., At-+111...
, A220 has the mounting position number Kf, (the 3° address control memory stored in advance is the address A1
-t,,A2-1. ..., A24-1. At-2,A
2-2. ....
A24−2.・・・・・壷、Al−20,A、2−20
.・・・・・昏A24−20の順で対応するアドレスの
内存がIIItT次読み出され、タイツ、スロット82
−1.82−2.・・・・・・、 S2−20に対応
する各アドレスの内科Kに応じて、タイムスロット指定
パルスを信号線2−14ffi介して実装位置番号にの
CH盤のタイムスロット変換回路2−11の読み出し制
御パルスとして出力する。A24-2.・・・・Bottle, Al-20, A, 2-20
.. ...The existence of the corresponding addresses is read out in the order of A24-20, and the tights, slot 82
-1.82-2. ......, In accordance with the internal medicine K of each address corresponding to S2-20, the time slot designation pulse is sent to the mounting position number via the signal line 2-14ffi to the time slot conversion circuit 2-11 of the CH board. Output as read control pulse.
各局内回線終端部2−1は、局内回線終端用アナログ回
路(L CV ) 2−9と局内回線終端用ディジタル
回路(CCV)2−10と回線編集用タイムスロット変
換回路(TSI )2−11とから構成されておυ、各
加入者N2−7ffi介して伝送されてきた各ベアラ信
号は、ここで回想終端されたあと、そ11ぞれタイムス
ロット変換回路内のメモリーに書き込まれ、上述のアド
レスコントロールメモU 2−16からの出力により
指定されるタイムスロットに1.536Mb/Sのバー
スト信号として出力される。この段階において、信号の
物理的な速度は1.536Mb/Sであシ、高速である
が、論理的な情報量に変化はない。すなわち、3.2
Kb、/Sのベアラ信号の場合、このベアラ信号はオク
テツト単位で2.5(ms)に1回の周期でタイムスロ
ット変換回路に誉き込凍れ、480マルチフレームに1
回の周期で1.536 Mb、、/Sのバースト信号と
して41¥号&’22−3に読み出される。同様に>6
.4に1) 7′Sのベアラ信号の場合にはこれが2(
回/マルチフレーム)、12.8Kb/Sのベアラ信号
の場合には4(回/マルチフレーム)、64 K、b
/Sのベアラ信号の場合には20(回/マルチフレーム
)、それぞれ書き込みおよび読み出しが行われる。Each in-office line termination unit 2-1 includes an in-office line termination analog circuit (LCV) 2-9, an in-office line termination digital circuit (CCV) 2-10, and a line editing time slot conversion circuit (TSI) 2-11. Each bearer signal transmitted via each subscriber N2-7ffi is retrospectively terminated here, and then written to the memory in the time slot conversion circuit 11 and processed as described above. It is output as a 1.536 Mb/S burst signal in the time slot specified by the output from address control memo U2-16. At this stage, the physical speed of the signal is 1.536 Mb/S, which is high speed, but there is no change in the logical amount of information. That is, 3.2
In the case of a Kb, /S bearer signal, this bearer signal is sent to the time slot conversion circuit once every 2.5 (ms) in octet units and is frozen once every 480 multiframes.
It is read out as a burst signal of 1.536 Mb, /S with a cycle of 41 yen &'22-3. Similarly >6
.. 4 to 1) In the case of a 7'S bearer signal, this is 2(
times/multiframe), 4 (times/multiframe), 64 K, b for a 12.8 Kb/S bearer signal
In the case of a /S bearer signal, writing and reading are performed 20 times (times/multiframe), respectively.
このように、局内回線終端部は、任意の速度のベアラ信
号會任意のタイツ・スロットに変換すなわち多元多重す
ることができ、さらに、1ご号凸票 −3を介して与え
られる任意の速IWのバースト18号に対しては、これ
と逆の処理を行なう。すなわち、ベアラ回線単位の回線
編集全行う機能全イイしている。In this way, the intra-office line termination section can convert or multiplex any speed bearer signal into any tight slot, and furthermore, any speed IW provided via the For burst No. 18, the reverse process is performed. In other words, it has all functions for line editing on a bearer line basis.
各局内回線端部4装置2−1の出力段で−L 、171
iのように1.536Mb/Sのデータ・ノ1イウエイ
−4−に多元多重伝送された24個のディジタルO次群
14号は41号132−2′ff:介してディジタルO
次群用局内インタフェース部(−4袖−2−4に入力さ
れる。このディジタルO次群用局内インタフェース部は
、局内回線端部に設けられたタイムスロット変換回路と
同様の機能を有する回線編集用タイムスロット変換回路
や十尋→≠2−12と、局内回線インタフェース回路≠
↓±≠2−13とから構成され、」二連の多元多重され
た信号列からアドレスコントロールメモリーの制御に基
づいて任意のO次群1「旨1..536Mb/Sのバー
スト信号の形式でこのタイムスロット変換回路2−12
に20(回/マルチフレーム)書き込み、64Kb/S
の速度で、これ全信号線2−5に読み出す。さらに、1
ぽ帰線2−6 f介して与えられる64Kb/SのO次
群信号に対しては、これと逆の処理奮行なうこともでき
る。すなわち、ディジタル0次群単位の回線編集を行9
機能を有している。-L, 171 at the output stage of each intra-office line end 4 device 2-1
The 24 digital O-order group No. 14 transmitted multiplexed on the 1.536 Mb/S data no.
Next group in-office interface unit (input to -4 sleeve-2-4. This digital O next group in-office interface unit is a line editing circuit that has the same function as the time slot conversion circuit provided at the end of the in-office line. time slot conversion circuit, Juhiro→≠2-12, and in-office line interface circuit≠
↓ ± This time slot conversion circuit 2-12
20 (times/multiframe) writes, 64Kb/S
This is read out to all signal lines 2-5 at a speed of . Furthermore, 1
The reverse processing can be carried out for the 64 Kb/S O order signal applied via the return line 2-6f. In other words, line editing for each digital zero-order group is performed in line 9.
It has a function.
なお、実施例に使用した数値は全て一例全示すものであ
り、本発明によれば、任意の速度の低速データ金、任意
の高速データに、任意の速度のノ・イウエイ金介して、
任意の回線数に対して、回線編集することができる。ま
た、低速チオネル盤のかわりに高速チャネル盤全使用す
れば多重化された高速プーヤ不ル間の回線編集も行うこ
とができる。Note that all the numerical values used in the examples are just examples, and according to the present invention, it is possible to connect low-speed data at any speed, to any high-speed data, through free money at any speed,
Lines can be edited for any number of lines. Also, if all high-speed channel boards are used instead of the low-speed Chionel board, it is possible to edit lines between multiplexed high-speed Pouya boards.
以上、本発明には、回線糾集の時分割代金達成できると
いう効果がある。As described above, the present invention has the effect of being able to achieve time-sharing charges for line consolidation.
第1図は、ディジタル・データ網のシステノ、構成図で
あり、1〜1・・・・・・データ端末、1−2・・・・
・・宅内回線終端装置、1−3・・・・・・加入者i¥
’L 1 10・・・・・・多重変換装置、1−4・
・・・・・局内口約終端部t■モ社字、1−5・・・・
・・回線編集用端子接続部、1−6・・・・・・多重変
換部、l−7・・・・・・ディジタル0次群信号線、■
−8・・・・・・ディジタル1次群多重袈換装置、■−
9・・・・・・ディジタル1次群信号線である。
第2図は本発明の一実流例全示す構成図であり、2−1
・・・・・・局内回線終端部、2−2・・・・・・デー
タ・ハイウェイの上9回H123・・・・・・データ・
ハイウェイの下り回線、2−4・・・・・・ディジタル
0次群用局内イ/タフエース部、2−5・・・・・・デ
ィジタルO次群の上り回線、2−6・・・・・・ディジ
タルO次群の下9回線、2−7・・・・・・ベアラ1H
号の上り回線、2−8・・・・・・ベアラ信号の下pI
IJ線、2−9・・・・・局内回線終端用アナログ回路
、2−10・・・・・・局内回線終端用ディジタル回路
、2−11・・・・・・ベアラ回線糾集用タイムスロッ
ト変換回路、2−12・・・・・・ディジタルO次群回
線編集用タイムスロソl−変換回路、1−13・・・・
・・ディジタルO次群用局内回線インタフェース回路、
2−14・・・・・・指定パルス信号線、2−15・・
・・・・指定パルス171号線、2−16・・・・・・
アドレスコントロールメモ’)−fある。
第3図は本実施例のデータイΔ号のフレーム構成全示す
図である。
諦 )
代理人・弁理士 内 原 □、 1竿1ヅ
/2−タ
288−FIG. 1 is a system configuration diagram of a digital data network, with 1 to 1...data terminals, 1-2...
・・In-house line termination device, 1-3・・・・・・Subscriber i ¥
'L 1 10...Multiple conversion device, 1-4.
...Approximately the end of the station entrance t■Mosha, 1-5...
...Line editing terminal connection section, 1-6...Multiple conversion section, l-7...Digital 0th order group signal line, ■
-8...Digital primary group multiple switching device, ■-
9... Digital primary group signal line. FIG. 2 is a block diagram showing an example of an actual flow of the present invention, and 2-1
...Internal line terminal section, 2-2...9 times above the data highway H123...Data...
Highway downlink, 2-4... Digital 0th order group in-office interface/tough ace section, 2-5... Digital Oth order uplink, 2-6...・Lower 9 lines of digital O order group, 2-7...Bearer 1H
No. uplink, 2-8...lower pI of bearer signal
IJ line, 2-9... Analog circuit for intra-office line termination, 2-10... Digital circuit for intra-office line termination, 2-11... Time slot conversion for bearer line collection. Circuit, 2-12...Time slot solo l-conversion circuit for digital O-order group line editing, 1-13...
・・Digital O-order group in-office line interface circuit,
2-14...Specified pulse signal line, 2-15...
...Designated pulse line 171, 2-16...
There is an address control memo')-f. FIG. 3 is a diagram showing the entire frame structure of the data number Δ of this embodiment. Agent/patent attorney Uchihara □, 1 pole 1ㅅ/2-ta 288-
Claims (1)
に割当てられ複数の該タイムスロットによりフレーム構
成されてなるデータワード系列の編jf% ’c行な9
回線編集方式において、それぞれがEJ’、 1のビッ
トレート 系列を収容する複数の第1のチャネル盤と、それぞれが
第2のビットレートを有する第2のデータワーニド系利
金収容する複数の第2のチ、ヤネル盤と、各々が,第1
および第2のデータワード系列中の少なくとも1つの前
8Lデータワードを格納する記憶部金有1〜前記第1お
よび第2のチャネル盤のそ゛れぞれに一対一対応に設け
られた複数のタイムスロット変換手段と、該各タイムス
ロット変換手段の記憶部における前記データワードの書
込みお上び読出しの速度および位相全集中管理する共通
制御手段と金備え、前記各組1のチャネル盤の記憶部に
格納されたデータワー ドの各々′fc該共通jti制
御手段によυ定めた前記タイツ・スロットに挿入して前
記第2のデータワード系列に変換することt/iケ徴と
する回線編集方式。[Claims] A compilation of a data word series in which each time slot is assigned to a data word consisting of a plurality of bits and a frame is constituted by a plurality of the time slots.
In the line editing system, a plurality of first channel boards each accommodating a bit rate series of EJ', 1, and a plurality of second channel boards each accommodating a second data system interest rate having a second bit rate. Chi, Yanel board, and each
and a storage section for storing at least one previous 8L data word in the second data word series - a plurality of times provided in one-to-one correspondence for each of the first and second channel boards. slot converting means, a common control means for centrally managing the writing and reading speed and phase of the data word in the memory section of each time slot converting means; A line editing system in which each of the stored data words is inserted into the tights slot determined by the common control means and converted into the second data word sequence.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15377182A JPS5943655A (en) | 1982-09-03 | 1982-09-03 | Line editing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15377182A JPS5943655A (en) | 1982-09-03 | 1982-09-03 | Line editing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5943655A true JPS5943655A (en) | 1984-03-10 |
Family
ID=15569775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15377182A Pending JPS5943655A (en) | 1982-09-03 | 1982-09-03 | Line editing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5943655A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6139661A (en) * | 1984-07-30 | 1986-02-25 | Nec Corp | Circuit editing device |
JPS62128814A (en) * | 1985-11-29 | 1987-06-11 | Nhk Spring Co Ltd | Suspension system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5668092A (en) * | 1979-11-08 | 1981-06-08 | Nec Corp | Time series exchange system |
-
1982
- 1982-09-03 JP JP15377182A patent/JPS5943655A/en active Pending
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