JPS594343Y2 - Multiprocessor control circuit - Google Patents

Description

【考案の詳細な説明】 本考案はマルチプロセッサ、例えば一つの処理を分担し
て行なうマルチプロセッサを同期して動作させることが
可能なマルチプロセッサの制御回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor control circuit capable of synchronously operating multiprocessors, for example, multiprocessors that share and perform one process.

一般に複数のマイクロプロセッサを用い、所定の処理を
共同して実行することにより、処理速度を上げることが
知られている。It is generally known that processing speed can be increased by using a plurality of microprocessors to jointly execute a predetermined process.

一方、キャリア信号をデータを用いて直交位相変調ある
いはＦＳＸ変調あるいはＦＭ変調して回線に送出し、ま
たこれら変調されてきた信号を復調し、伝送されてきた
データを所定の手順を踏んでデータ処理装置に受渡す所
謂モデムが一般に知られており、通常これらモデムにお
いては、各処理例えば復調、波形等化、ＰＬＬ制御処理
をデジタルテ゛−夕として論理回路を使って行うように
されている。On the other hand, the carrier signal is subjected to quadrature phase modulation, FSX modulation, or FM modulation using data, and then sent to the line, and these modulated signals are demodulated, and the transmitted data is processed through predetermined procedures. So-called modems that deliver data to devices are generally known, and these modems usually perform various processes such as demodulation, waveform equalization, and PLL control processing as digital data using logic circuits.

従ってこれら複雑な制御を行なうために各々多大の回路
素子を要し、装置大形化を余儀なくされていた。Therefore, in order to carry out these complicated controls, a large number of circuit elements are required, making it necessary to increase the size of the device.

また、マイクロプロセッサを使用してこれらの処理を行
なうことも考えられるが、例えばＰＬＬ制御処理と変復
調処理とは並行に且つ同期して為されなければならず、
制御が複雑になり結局上記論理回路を使用して行なう必
要があるため装置が大型化する欠点を持っている。It is also possible to use a microprocessor to perform these processes, but for example, the PLL control process and the modulation/demodulation process must be performed in parallel and synchronously.
This has the drawback that the control becomes complicated and the logic circuit described above must be used for the control, resulting in an increase in the size of the device.

本考案の目的はこうした従来の従来の欠点を取除き、上
記マルチプロセッサの技術を使用し、並列に且つ同期処
理も可能なマルチプロセッサの制御回路を提供すること
にある。An object of the present invention is to eliminate these conventional drawbacks, use the above-mentioned multiprocessor technology, and provide a multiprocessor control circuit capable of parallel and synchronous processing.

上記目的を遠戚するために、本考案ではマルチプロセッ
サの一方のプロセッサによる処理が終了した際、当該一
方のプロセッサが動作するに必要となる自己に供給され
るクロックの供給を停止できるようにし、他方のプロセ
ッサが処理終了したら、停止状態を他方のプロセッサに
より解除できるようにしたものである。In order to achieve the above object, the present invention makes it possible to stop the supply of clocks that are necessary for the operation of one processor in a multiprocessor when processing by one of the processors is completed, When the other processor finishes processing, the stopped state can be canceled by the other processor.

以下第１図、第２図に示す本発明の一実施例のブロック
図及びタイムチャートを用いて本発明を詳述する。The present invention will be described in detail below using the block diagram and time chart of an embodiment of the present invention shown in FIGS. 1 and 2.

図中、ＣＧはクロックジェネレータ、１１．■２はイン
バータ、ＭＰＵはマスタＣＰＵ（但し、ＣＰＵは、マイ
クロプロセッサの略称として以下使用する）。In the figure, CG is a clock generator, 11. ■2 is an inverter, and MPU is a master CPU (however, CPU is used below as an abbreviation for microprocessor).

ＳＰＵはスレーブＣＰＵ、ＤＥＴは変化点検出回路。SPU is a slave CPU, and DET is a change point detection circuit.

ＮＡＩ、ＮＡ２はナントゲート、ＦＦＯ〜ＦＦ２はワン
ショットマルチブレータ、ＦＦ３はセットリセットタイ
プのフリップフロップである。NAI and NA2 are Nant gates, FFO to FF2 are one-shot multibrator, and FF3 is a set-reset type flip-flop.

またＣＩはクロック信号（クロックと称す）、第２図の
（ＭＰＵ）、（ＳＰＵ）は各ＣＰＵの処理状況を示すも
のである。Further, CI indicates a clock signal (referred to as a clock), and (MPU) and (SPU) in FIG. 2 indicate the processing status of each CPU.

更に、第１図中に示した以上の他の各記号は、第２図に
示す各記号に対応するものである。Further, each of the other symbols shown in FIG. 1 corresponds to each symbol shown in FIG. 2.

フリップフロップＦＦＩ、ＦＦ２及びアントゲ−）ＮＡ
２によって信号Ｂの立上りを検出する変化点検出回路Ｄ
ＥＴが構成される。Flip-flop FFI, FF2 and Antogame) NA
2, a change point detection circuit D detects the rising edge of signal B.
ET is configured.

またインバータ１１、Ｉ２は、スレーブＣＰＵの動作ク
ロック入力端子ＣＬＫに入力される前段に、アンドゲー
トＮＡＩによって状態が反転されるので、マスタＣＰＵ
のクロック端子ＣＬＫとスレーブＣＰＵのクロック端子
ＣＬＫに供給されるクロックが同極性となるよう調整す
るために設けられる。Furthermore, the states of the inverters 11 and I2 are inverted by the AND gate NAI before being input to the operation clock input terminal CLK of the slave CPU, so that the inverters 11 and I2 are inverted by the AND gate NAI.
This is provided to adjust the clocks supplied to the clock terminal CLK of the slave CPU and the clock terminal CLK of the slave CPU to have the same polarity.

マスタＣＰＵは例えば受信信号から変調単位のテ゛−夕
を復調処理するプログラムＰ１．Ｐ２を各単位毎に逐次
実行し、スレーブＣＰＵはＰＬＬ処理プログラムＰ３．
Ｐ３′を上記単位データの復調処理に同期して実行する
ものを例にして説明する。For example, the master CPU runs a program P1. P2 is executed sequentially for each unit, and the slave CPU executes the PLL processing program P3.
An example in which P3' is executed in synchronization with the demodulation process of the unit data will be described.

マスタＣＰＵ、ＭＰＵが処理プログラムＰ１を実行中に
、ＰＬＬ処理Ｐ３を終了すると、スレーブＣＰＵは出力
信号線にコマンドＣｏｆを出力する。When the master CPU and MPU complete the PLL processing P3 while executing the processing program P1, the slave CPU outputs the command Cof to the output signal line.

これにより信号ＢはコマンドＣｏｆの送出された時点で
立上るパルスを出力する。As a result, the signal B outputs a pulse that rises at the time the command Cof is sent.

このパルスの立上りを変化点検出回路ＤＥＴが検出し、
フリップフロップＦＦ３をリセットする。The change point detection circuit DET detects the rising edge of this pulse,
Reset flip-flop FF3.

フリップフロップＦＦ３の出力は、両ＣＰＵが動作中は
出力信号Ｃのレベルが論理“１”におかれる。The level of the output signal C of the output of the flip-flop FF3 is set to logic "1" while both CPUs are operating.

従って常時はアントゲ−）ＮＡ１が開き、インバータ１
１からのクロックがスレーブＣＰＵ、ＳＰＵのクロック
として供給されている。Therefore, inverter 1 is always open and NA1 is open.
The clock from 1 is supplied as a clock to the slave CPU and SPU.

しかしながら、このフリップフロップＦＦ３がリセット
されることによって出力信号Ｃのレベルが論理“０”と
なりアンドゲートＮＡＩを閉成する。However, by resetting this flip-flop FF3, the level of the output signal C becomes logic "0" and closes the AND gate NAI.

このためスレーブＣＰＵ、ＳＰＵにはクロックｃｌが供
給されず、動作は停止する。Therefore, the clock cl is not supplied to the slave CPUs and SPUs, and their operations stop.

マスタＣＰＵ、ＭＰＵが単位のデータの復調を終了した
時点、即ちプログラムＰ１が終了した時点で、コマンド
Ｃ６Ｎを出力する。When the master CPU and MPU finish demodulating a unit of data, that is, when the program P1 ends, the command C6N is output.

これにより信号Ａとしてパルスが発生されフリップフロ
ップＦＦＯより出されるパルスによってフリツブフロラ
フ千Ｆ３がセットされ、論理“１”レベルとな、す、ア
ンドゲートＮＡＩを開放する。As a result, a pulse is generated as the signal A, and the flip-flop FFO is set by the pulse outputted from the flip-flop FFO, bringing it to logic "1" level and opening the AND gate NAI.

このために次のクロックからスレーブＣＰＵ、マスタＣ
ＰＵ共に動作でき、同期化される。For this reason, from the next clock, slave CPU, master C
It can work together with the PU and is synchronized.

以上記載したように本考案によれば、比較的簡単な回路
で並列して行なう処理に同期をかけることができ、上述
した如き複数処理を並列に且つ同期して実行しなければ
ならないシステムも実現可能である。As described above, according to the present invention, it is possible to synchronize processes that are performed in parallel using a relatively simple circuit, and it is also possible to realize a system in which multiple processes as described above must be executed in parallel and synchronously. It is possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図は本考案の一実施例のブロック図、及
びタイムチャードであり、図中ＭＰＵ及びＳＰＵはマイ
クロプロセッサ、ＤＥＴは変化点検出回路、ＦＦ３はフ
リップフロップ、ＣＧはクロック発生源、ＮＡＩはアン
ドゲートである。1 and 2 are a block diagram and a time chart of an embodiment of the present invention, in which MPU and SPU are microprocessors, DET is a change point detection circuit, FF3 is a flip-flop, and CG is a clock generation source. , NAI is an AND gate.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 共通のクロック信号で動作する複数のプロセッサを有し
、各プロセッサが各々独自の処理プログラムを並行して
実行する多重処理装置において、各々のプロセッサによ
る処理プログラムの実行終了を検出する検出手段と、該
検出手段の検出出力に応じ、先に処理を終了したプロセ
ッサへの前記クロック信号の供給を一時停止するゲート
手段とを備え、各プロセッサの処理終了の時間差に応じ
て先に処理を終了したプロセッサへのクロック信号供給
を停止せしめることを特徴とするマルチプロセッサの制
御回路。In a multiprocessing device having a plurality of processors operating on a common clock signal, each processor executing its own processing program in parallel, a detection means for detecting the end of execution of the processing program by each processor; and gate means for temporarily stopping the supply of the clock signal to the processor that finished processing first in accordance with the detection output of the detection means, and the clock signal to the processor that finished processing first according to the time difference between the processing ends of each processor. A control circuit for a multiprocessor, characterized in that the clock signal supply to the multiprocessor is stopped.