JPS594317A - Pulse generating circuit - Google Patents

Abstract

PURPOSE:To generate stably a pulse signal of a desired delay time and pulse width, by a delay line whose input terminal is connected with a flip-flop and a logical circuit taking exclusive OR of an optional output of the delay line. CONSTITUTION:An input signal is supplied to a clock input terminal CP of a flip-flop 30 and its noninverting output Q is inputted to the delay line 40 having plural tap outputs. An exclusive OR circuit 50 is connected to two optional output terminals of the delay line 40. When the input of the flip-flop 30 rises, an output Q0 takes place after a delay time DELTAta and an output is produced at two terminals S4, S7 of the delay line after a prescribed delay time. The exclusive OR 50 outputs an H output when the signals S4, S7 are of different level. Thus, a pulse signal of an optional delay time and pulse width is obtained at an output terminal of the delay line 40 by selecting two optional terminals and giving an input to the exclusive OR 50.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は入力信号Ｃ二対して一定の遅れ時間及び一定
のパルス幅を持った出力信号を取り出すパルス発生回路
≦二関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pulse generation circuit ≦2 which takes out an output signal having a constant delay time and a constant pulse width with respect to an input signal C2.

〔発明の技術的背景〕[Technical background of the invention]

ディジタル回路では入力信号のレベル変化をとらえて、
このレベル変化時から所定の遅れ時１ｆｌｌｉ′ｌを持
つ一定パルス幅のパルス信号を発生する必要がしばしば
ある。Digital circuits capture level changes in input signals and
It is often necessary to generate a pulse signal of a constant pulse width with a predetermined delay time of 1flli'l from the time of this level change.

第１図は上記パルス信号を発生する従来のノールス発生
回路の構成図である。この回路はコンデンサＣｔ＊Ｃ＊
それぞれおよび抵抗ＲＩ　。FIG. 1 is a block diagram of a conventional norse generation circuit that generates the above-mentioned pulse signal. This circuit is a capacitor Ct*C*
and resistance RI, respectively.

Ｒ３それぞれからなる時定数回路（−よってパルス幅が
規定されている２個の単安定マルチバイブレータ回路Ｊ
０．２０が縦列接続されて構成されている。このうち、
前段の単安定マルチバイブレータ回路ｌＯは、第２図の
タイミングチャート≦；示すようＣ二、入力信号ＩＮの
立上りに同期してトリガされる立上り、同期型のもので
ある◎そしてその出力信号Ｑ、は入力信号ＩＮの立上を
ｌ：対して△ｔ、の時間だけ遜れて立上り。A time constant circuit consisting of each R3 (- two monostable multivibrator circuits J whose pulse width is specified)
0.20 are connected in cascade. this house,
The monostable multivibrator circuit IO in the previous stage is of a synchronous type, with a rising edge triggered in synchronization with the rising edge of the input signal IN, as shown in the timing chart of FIG. The rise of the input signal IN is delayed by the time △t compared to the rise of the input signal IN.

そのパルス幅は前記コンデンサＣ１および抵抗Ｒ１によ
って規定されているＴ、となる。後段の単安定マルチバ
イブレータ回路２０は、第２図のタイミングチャートを
二示すようＣ二、前段の単安定マルチバイブレータ回路
１０の出力信号ＱＩの立下りＣ二同期してトリガされる
立下り同期型のものである。そしてこの出力信号Ｑ、は
信号Ｑ１の立下をｌ：対して△ｔ、の時間だけ遅れて立
下り′、そのパルス幅は前記コンデンサＣ７および抵抗
Ｒ，［＝よって規定されているＴ２となるＯすなわち、
この回路では、へブ７４言号ＩＮのレベルが立上ってか
らＴ。（＝Ｔｔ＋（△８Ｉ＋△ｔ、））の時間だけ遅れ
た後、Ｔ、の７１１１７幅を持つパルス信号が出力され
る口したがって予め１両単安定マルチバイブレータ回路
１０゜２０それぞれにおける前記遅延時間△ｔ、。The pulse width is T defined by the capacitor C1 and resistor R1. The monostable multivibrator circuit 20 in the subsequent stage is a falling synchronous type that is triggered in synchronization with the falling edge of the output signal QI of the monostable multivibrator circuit 10 in the previous stage, as shown in the timing chart of FIG. belongs to. Then, this output signal Q falls with a delay of time △t relative to the fall of the signal Q1, and its pulse width is T2 defined by the capacitor C7 and the resistor R, [= O that is,
In this circuit, after the level of the Hebrew word IN rises, T. After a delay of (=Tt+(△8I+△t, )), a pulse signal having a width of 71117 T is output. Therefore, the delay time △ in each of the monostable multivibrator circuits 10 and 20 is T.

△ｔ、ヲ見込して時間ＴＩを規定しておけは、入力信号
ＩＮ＋二対して一定の遅れ時間および一足のパルス幅を
持つパルス信号が得られる。If the time TI is defined in consideration of Δt and Δt, a pulse signal having a constant delay time and a pulse width of one foot can be obtained with respect to the input signal IN+2.

〔背景技術の問題点〕 第１図区二示す従来回路Ｃ二ｇいて、遅れ時間とパルス
幅の異なるいくつかのパルス信号を得るような場合、こ
の回路と同等の回路か出力と同じ数だけ必要となり、こ
の結果１回路構成が複雑となる欠点がある■しかも複数
の出力を得る場合１等しい時定数を持つ時定数回路を設
けても各単安定マルチバイブレータ回路ｔＯ，２０それ
ぞれのヌキュー値（前記遅延時間△ｔ、。[Problems in the Background Art] When using the conventional circuit C2g shown in Figure 1, Section 2, to obtain several pulse signals with different delay times and pulse widths, use a circuit equivalent to this circuit or the same number as the output. As a result, one circuit configuration becomes complicated. Moreover, when obtaining multiple outputs, even if a time constant circuit with an equal time constant of 1 is provided, the nuke value ( The delay time Δt.

出力の立上りと立下りの時間の差４）が異なることによ
り、出力信号が希望する値からすれてしまうという欠点
もある。There is also a drawback that the output signal deviates from the desired value due to the difference in the time difference 4) between the rise and fall of the output.

さらに従来回路ではコンデンサおよび抵抗からなる時定
数回路で各時間を規定しているので。Furthermore, in conventional circuits, each time is regulated by a time constant circuit consisting of a capacitor and a resistor.

使用するコンデンサおよび抵抗の温度特性により周囲温
度変化に対して出力信号の各個が変動し、安定性に欠け
るという欠点がある。The disadvantage is that each output signal fluctuates in response to changes in ambient temperature due to the temperature characteristics of the capacitors and resistors used, resulting in a lack of stability.

またざら−二希望する値を得るため【二は抵抗として可
変抵抗を使用し、この抵抗値ヲ、、１Ｍ整しなければな
らないため、調整が複雑であるという欠点があり、また
２個の単安定マルチバイブレータ回路１０．２０はデュ
アルインライン型パッケージ内Ｃ二収納されているＩＣ
を使用することができ、これに対してコンデンサＣ，，
Ｕ。In addition, in order to obtain the desired value, a variable resistor is used as the resistor, and this resistance value must be adjusted by 1M, which has the disadvantage of complicated adjustment. Stable multivibrator circuit 10.20 is an IC housed in a dual in-line package.
can be used, for which the capacitor C,,
U.

および抵抗Ｒ１＊　Ｒ１は外付は部品となるため。and resistor R1* R1 is an external component.

実際に回路を構成する場合にその回路構成が複雑となる
欠点もある。There is also a drawback that the circuit configuration becomes complicated when actually configuring the circuit.

〔発明の目的〕[Purpose of the invention]

この発明は上記のような事情を考慮してなされたもので
二七の目的は回路構成が簡単でありかつ周囲温度に対す
る安定性も高く、シかも回路調整をほとんど必要とせず
常Ｃ二希望する遅延時間およびパルス幅を持つパルス信
号を発生することができるパルス発生回路を提供するこ
と≦二あるー 〔発明の概要〕 上記目的を達成するためこの発明ｌ二あっては。This invention was made in consideration of the above-mentioned circumstances, and the second purpose is to have a simple circuit configuration, high stability against ambient temperature, and a circuit that requires almost no circuit adjustment and always maintains C2. It is an object of the present invention to provide a pulse generation circuit capable of generating a pulse signal having a delay time and a pulse width.

入力信号のレベルが一方向じ変化する毎ζ二その出力が
反転するフリップフロップと、このフリップフロップの
出力を遅延する複数のタップ出力を備えたディレィライ
ンと、このディレィラインの任意の２つの出力端子から
の出力の排他論理和を得る排他論理和回路とを設けてお
り。A flip-flop whose output is inverted every time the input signal level changes in one direction, a delay line with multiple tap outputs that delay the output of this flip-flop, and any two outputs of this delay line. It is equipped with an exclusive OR circuit that obtains the exclusive OR of the outputs from the terminals.

ディレィライン≦二よって入力信号に対する遅れ時間お
よびパルス幅を規定するようにしているＯ〔発明の実施
例〕 以下内面を参照してこの発明の一実施例を説明する。The delay time and pulse width for the input signal are defined by the delay line≦2. [Embodiment of the Invention] An embodiment of the invention will be described below with reference to the inside.

弗３図はこの発明Ｃ二係るパルス発生回路の一実施例の
構成図である。因において、３０はＤ型フリップ７０ツ
ブの反転出力端Ｑとテータ入力端りとを接続して構成さ
れるフリップフロップであり、このフリップフロップ３
０のクロッグ入力端ＣＰ＋二は入力信号ＩＮが供給され
る。Figure 3 is a configuration diagram of an embodiment of a pulse generating circuit according to the present invention C2. In the above, 30 is a flip-flop constructed by connecting the inverting output terminal Q and theta input terminal of a D-type flip 70, and this flip-flop 3
The clock input terminal CP+2 of 0 is supplied with the input signal IN.

上記フリップフロップ３０の非反転出力端Ｑからの出力
信号Ｑ。は、複数のタップ出力端子Ｔ１〜Ｔｎを持つタ
ップ出力型ディレィライン４０の入力端ＩＮＰＬＩＴ　
を二供給される。また上記ディレィライン４０の任意の
２つの出力端子たとえば端子Ｔ、とＴ、からの出力信号
が共直二排他論理和回路５０に並列的Ｃ二供給される。Output signal Q from the non-inverting output terminal Q of the flip-flop 30. is the input terminal INPLIT of the tap output type delay line 40 having a plurality of tap output terminals T1 to Tn.
Two are supplied. Furthermore, output signals from any two output terminals of the delay line 40, such as terminals T and T, are supplied in parallel to a parallel exclusive OR circuit 50.

第４図は上記タップ出力型ティレイジイン４０を具体的
蕃二示す回路因である。丁なわち。FIG. 4 is a circuit diagram showing a concrete example of the tap output type tiller input 40. As shown in FIG. Ding nawachi.

入力端【ニコイル６０の一端が接続され、このコイル６
０の他端は抵抗２０を介して接地されている０そして上
記コイル６０の途中から前記複数のタップ出力端子Ｔ１
〜Ｔｎが導出されている。このような構成でなるディレ
ィライン４０の出力端子Ｔ、−Ｔｎからは、入力端ＩＮ
）’ｔＪＴｌ二供給される信号に対してたとえばＩ　Ｑ
　ｎｓずつ順次遅れた信号が出力されるよう５ニなって
いるＯ 次Ｃ二上記のような構成でなる回路の叫１作を第５６１
＝示すタイミングチャートを用いて説明する。まず初期
状態でフリップフロップ３０の出力信号Ｑｏは低レベル
冨二なっているとＴる。欠直二この状態で入力信ｑｌＮ
か商しベノロニ立上ると、その後、△ｔａの時間だけ遅
れてフリップフロップ３０の出力信号Ｑ０が茜しベルｆ
二立上る０なお、上記遅れ時間△ｔａはフリップフロッ
プ３０内部での信号遅れ時間である。信号Ｑ。Input end [One end of the coil 60 is connected, and this coil 6
The other end of 0 is grounded via a resistor 20, and from the middle of the coil 60 to the plurality of tap output terminals T1.
~Tn has been derived. The output terminals T and -Tn of the delay line 40 having such a configuration are connected to the input terminal IN.
)'tJTl2For example, IQ
561 The first work of a circuit consisting of the above configuration is 561 so that signals delayed by ns are output sequentially.
This will be explained using the timing chart shown below. First, in the initial state, the output signal Qo of the flip-flop 30 is at a low level. Input signal qlN in this state
Then, after a delay of △ta, the output signal Q0 of the flip-flop 30 rises to a low level f.
2 rises to 0 Note that the delay time Δta is a signal delay time inside the flip-flop 30. Signal Q.

が高レベル■二立上ると、この信号Ｑｏはディレィライ
ン４０≦二よって順次遅延される。そして信号Ｑ。の立
上り時点から４９　、ｎ　ｓ　、が経過すると、ディレ
ィライン４０の４番目の出力端子Ｔ、からの信号８．が
高レベルＣ二立上り、さらにこれより３Ｑｎｓ、が経過
すると７番目の出力端子Ｔ７からの信号Ｓ、が冒レベル
（二立上る。When the signal Qo rises to a high level (2), this signal Qo is sequentially delayed by the delay line 40≦2. And signal Q. When 49,n s has elapsed from the rising edge of the signal 8.n from the fourth output terminal T of the delay line 40, the signal 8.n. C rises to a high level C2, and when 3 Qns have passed since then, the signal S from the seventh output terminal T7 rises to a high level (C2).

一方、排他論理相同Ｆ６５０はその２つの入力４Ｈｅが
互いに異なるレベルの時（二その出力信号（ＪＵＴが基
レベルとなるものであるため、上記２つの信号８４１８
７が入力するとその出力は、信号Ｓ、が立上ってから△
ｔｂの時間だけ遅れて高レベルＣ二立上り、さらに信号
Ｓ、が立上ってから△ｔｃの時間だけ遅れて低レベルに
立下る０なおここで、上記遅れ時間へｔｂ、△ｔｃは排
他論理和回路５０における信号遅れ時開であり１両時間
はほとんど同じ値であるＯここで排他論理和回路５０の
出力として得られるＧｉ号０ＬＪＴは、入力信号１Ｎの
立上り時変化番二対して４０ｎｓ、＋（△ｔａ＋△ｔｂ
）の遅れ時開を持ちかつ３Ｑｎｓ、のパルス幅を持つ信
号となる〇 その後、再び入力信号ＩＮが高レベルに立上ると、いま
まで高レベルＣ二なっていたフリップフロップ、９０の
出力信号Ｑｏは低レベルに立下る０信号Ｑｏが低レベル
に立下がると、この信号Ｑｏ　はｎｌ記と同様≦二して
ディレィライン４０によって順次遅延される。そして信
号Ｑ０の立下り時点から４０ｎｓ、が経過すると、ディ
レィライン４０の４番目の出力端子Ｔ、からの信号８番
が１氏レベル【二立下り、さら【二これより３０ｎｓ、
が経過すると７番目の出力端子′ｊ゛７からの信号８．
が低レベルに立下る□ この場合も排他論理和回路５ｏはその２つの入力信号が
°互いに異なるレベルの時５二その出力信号ｖ　［Ｊ　
Ｔが高レベルとなるため、信号Ｓ、が立下ってから前記
△ｔｂの時開だけ遅れて信号（ＪＵＴは高レベル５二立
上り、さら響二信号Ｓ、が立下ってからＵ紀△ｔｃの時
間だけ遅れて信号（Ｊ［ＪＴは１氏しベルＣ二立下る。On the other hand, when the two inputs 4He of the exclusive logic homology F650 are at different levels (the two output signals (JUT is the base level), the above two signals 8418
When 7 is input, its output is △ after the signal S rises.
The signal S rises to a high level with a delay of time tb, and falls to a low level with a delay of time Δtc after the signal S rises. Here, tb and Δtc are exclusive logics to the above delay time. It is open when the signal in the summation circuit 50 is delayed, and the two times are almost the same value. Here, the Gi number 0LJT obtained as the output of the exclusive OR circuit 50 is 40 ns compared to the change number 2 at the rising edge of the input signal 1N. +(△ta+△tb
) and has a pulse width of 3 Qns. After that, when the input signal IN rises to a high level again, the output signal Qo of the flip-flop 90, which had been at a high level C2, changes. When the 0 signal Qo falls to a low level, this signal Qo is successively delayed by the delay line 40 in the same manner as in the description in nl. Then, when 40 ns has passed from the falling point of the signal Q0, the signal No. 8 from the fourth output terminal T of the delay line 40 reaches the 1 degree level [2 falling, further 30 ns from this].
After elapsed, the signal 8. from the seventh output terminal 'j゛7.
falls to a low level □ Also in this case, when the two input signals of the exclusive OR circuit 5o are at mutually different levels, the output signal v [J
Since T becomes a high level, the signal S is delayed by the time interval △tb after the fall of the signal (JUT rises to a high level 52, and after the fall of the Hibiki signal S, the signal △tc The signal (J[JT is 1 degree and the bell C2 is delayed by the time of 2 hours).

Ｔなオっち、この場合Ｃ二も排他論理和回路５０の出力
として得られる信号ＯＵＴは、入力信号ＩＮの立上り時
菱化Ｃ二対して４Ｑｎｓ、＋（△ｔａ＋へｔｂ）の遅れ
時間ｗ持ちかつ３０ｎｓ、のパルス幅を持つ信号となる
、以下同様に、入力信号ＩＮが高レベル！−立上る毎【
ニフリツプフロツブ３０の出力信号Ｑｏが反転し、この
信号Ｑ０の反転状態がディレィジイン４０によって順次
遅延され、さらに２つの出力端子Ｔ、、Ｔ７からの信号
Ｓ４＋８７が排他論理和回路５０に入力することによっ
て。In this case, the signal OUT obtained as the output of the exclusive OR circuit 50 has a delay time w of 4Qns + (tb to △ta+) with respect to the rising edge of the input signal IN. Similarly, the input signal IN becomes a high level signal with a pulse width of 30 ns! −Every time you stand up [
The output signal Qo of the niff flipflop 30 is inverted, the inverted state of this signal Q0 is sequentially delayed by the delay in 40, and the signal S4+87 from the two output terminals T, , T7 is input to the exclusive OR circuit 50. By that.

この排他論理和回路５０から所定の遅れ時開および所定
のパルス幅を持つパルス信号ｕ　ｕ　ｔ’が出力される
◎ 上記実施例回路（二おいて、遅れ時ＩＨ＋およびパルス
幅の異なるいくつかのパルス信号を得るような場合Ｃ二
は、排他論理和回路５０を追加し。This exclusive OR circuit 50 outputs a pulse signal u u t' that is open at a predetermined delay time and has a predetermined pulse width. In case C2 is to obtain a pulse signal, an exclusive OR circuit 50 is added.

その２つの入力端をディレィライン４０の所定の２つの
出力端子に接続すればよいので、　？Ｍ数の出力？得る
場合の（ロ）路溝成は従来よりも１ハｊ車≦二すること
ができる。しかもこのようにして複数の出力を得る場合
、フリップフロップ３０における信号遅れ時間△ｔａは
丁べての出力（一対して共通であり、また同−ＩＣパッ
ケージ内の排他論理和回路ｓ　ｏ　（’ｌ’　Ｔ　Ｌ回
路では１つのＩＣ内に複数個の回路が集積されている）
を用いた場合１ｍ　Ｆ、ｌ記信号遅れ時［ｕ１△ｔｂあ
るいは△ｔｃもほぼ同じ価であり、またディレィライン
４θにおける各遅延時間のずれはその特性上はとんど発
”生じないので、出力信号ＯＵＴとして希望する値を正
確に得ることができる。All you have to do is connect those two input terminals to two predetermined output terminals of the delay line 40, so? Output of M number? (b) The road and groove configuration can be reduced to 1 h j vehicle ≦ 2 compared to the conventional case. Moreover, when obtaining a plurality of outputs in this way, the signal delay time Δta in the flip-flop 30 is common to all outputs (one pair, and the exclusive OR circuit s o ('(l' T L circuit has multiple circuits integrated into one IC)
When using 1 m F, l signal delay time [u1 △tb or △tc are almost the same value, and the deviation of each delay time in the delay line 4θ rarely occurs due to its characteristics. A desired value can be accurately obtained as the output signal OUT.

また出力信号（ＪＵＴの入力信％　Ｌ　Ｎ　を二対する
遅れ時間およびパルス幅を決定するディレィライン４０
は、その温度特性がコンデンサ等≦二くらべ極めて良好
なコイル６０ｆ主要構成要素としている◎このため周囲
温度変化に対する出力４Ｍ号ＩＪＩＪＴの径値の変動は
極めて小さくすることができ、この結果、温度変化１一
対して安定した出力特性を得ることができる。There is also a delay line 40 that determines the delay time and pulse width for the output signal (JUT input signal % LN).
The coil 60f is a main component whose temperature characteristics are extremely good compared to capacitors, etc. ◎ Therefore, the variation in the diameter value of the output No. 4M IJIJT due to changes in ambient temperature can be made extremely small, and as a result, temperature changes 1, stable output characteristics can be obtained.

さらｉ二、排他論理和回路５０の２つの入力端をティレ
イジイン４０の任意の２つの出力端子（二接続すること
Ｃユよって出力信号ｕＵＴの入カイ―号ＩＮに対する遅
れ時間ｇよびパルス幅を決定するよう電ユしているので
、従来回路のような調整はほとんど不必要であるＤ またざらＣ、フリップフロップ３０．ディレィライン４
０および排他論理和回路５０それぞれは、デュアルイン
ライン型パツクージ内に収納されているＩＣを使用する
ことができ、これらのＩＣの他【二は外付は部品等は一
切不必要である□このため実際ζ二回路を構成する場合
にはＩＣのみを使用すればよく、その回路構成は従来よ
りも簡単（ニすることができる。Furthermore, by connecting the two input terminals of the exclusive OR circuit 50 to any two output terminals of the tiller input 40, the delay time g and pulse width of the output signal uUT with respect to the input signal IN are determined. Since the circuit is powered to do this, adjustment like in conventional circuits is almost unnecessary. D Matazara C, flip-flop 30. Delay line 4
0 and the exclusive OR circuit 50 can each use the ICs housed in the dual in-line package, and in addition to these ICs, no external parts are required. In fact, when configuring the ζ-2 circuit, only an IC needs to be used, and the circuit configuration can be simpler than the conventional one.

なり、この発明は上記実施例に限定されるものではなく
、たとえば上記実施例回路では排他論理和回路５０から
の出力として通常は１氏レベルであり、入力信号ＩＮが
立上ってからＥＴ定定時間後転二定定時間け高レベルと
なるようなパルス信号である場合（二ついて説明したが
、これは排他論理和回路５０のいずれか一方の入力（−
インバータを挿入することＣ二よって入力信号ｌＮが立
上ってから所定時間後に所定時間だけ１氏レベルとなる
ようなパルス信号を得るようＣニしてもよい◎ 〔発明の効果〕 以上説明したようｔ二この発明Ｃ二よれば、入力信号の
レベルが一方向に変化する毎Ｃ二その出力が反転する双
安定回路と、この双安定回路の出力を遅延する複数のタ
ップ出力を備えた信号遅延回路と１．この信号遅延回路
の任意の２つの出力端子からの出力の排他論理和を得る
排他論理和回路とを設けたことｆ二よって１回路構成が
簡単でありかつ周囲ＩＥＡ　ｉに対する安定性も高く。Therefore, the present invention is not limited to the above embodiment. For example, in the above embodiment circuit, the output from the exclusive OR circuit 50 is normally at the 1 degree level, and the ET constant is set after the input signal IN rises. If the pulse signal is such that it becomes high level for a certain period of time and a certain period of time (I explained that there are two, but this is a pulse signal that is high level for a certain period of time), this means that either input (-
By inserting an inverter, it is possible to obtain a pulse signal that remains at the 1°C level for a predetermined time after a predetermined time after the input signal IN rises. [Effects of the Invention] As explained above. According to this invention C2, a bistable circuit whose output is inverted every time the level of an input signal changes in one direction, and a signal comprising a plurality of tap outputs that delay the output of this bistable circuit. Delay circuit and 1. By providing an exclusive OR circuit for obtaining an exclusive OR of outputs from arbitrary two output terminals of this signal delay circuit f2, one circuit configuration is simple and stability with respect to the surrounding IEA i is also high.

しかも回路調整をほとんど必要とせず常に希望−４−る
遅延時間およびパルス幅を持つパルス信号を発生Ｔるこ
とができるパルス発生回路を提供することができる。Furthermore, it is possible to provide a pulse generating circuit that can always generate a pulse signal having a desired delay time and pulse width with almost no circuit adjustment required.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来回路の構成因、第２図はその動作を示′１
−タイミングチャート、第３図はこの発明のパルス発生
回路の一実施例の構成図、１８４図は上記実施例回路の
一部分の具体的回路図。 第５因は上記実施例回路の動作の一例を示すタイミング
チャートである。 ３０・・・フリップフロッグ、４０・・・タ゛ツブ出力
型ディレィライン、５０・・・排他論理和回路ｅ出願人
代理人　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図Figure 1 shows the components of the conventional circuit, and Figure 2 shows its operation.
- Timing chart; FIG. 3 is a configuration diagram of an embodiment of the pulse generating circuit of the present invention; FIG. 184 is a specific circuit diagram of a portion of the circuit of the embodiment. The fifth factor is a timing chart showing an example of the operation of the above embodiment circuit. 30... Flip frog, 40... Tight output type delay line, 50... Exclusive OR circuit e Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4

Claims (2)

【特許請求の範囲】[Claims] （１）　　入力信号、のレベルが一方向に変化する毎に
その出力が反転する双安定回路と、この双安定回路の出
力を遅延し、複数の異なる遅延時間を持つ出力端子を有
する信号遅延回路と、この信号遅延回路の任意の２つの
出力娼子からの出力の排他論理和な得る少な（とも１つ
の論理回路とを具備し、たことを特徴とするパルス発生
回路０(1) A bistable circuit whose output is inverted every time the level of an input signal changes in one direction, and a signal delay circuit that delays the output of this bistable circuit and has an output terminal with multiple different delay times. A pulse generating circuit 0 characterized in that it comprises: and one logic circuit that can obtain an exclusive OR of the outputs from any two output terminals of this signal delay circuit. （２）　　ＭｉＪ記信号遅延回路か複数のタップ出力を
備えたディレィラインである特許請求の範囲第１項Ｃユ
記載のパルス発生回路。(2) The pulse generating circuit according to claim 1, which is a signal delay circuit according to MiJ or a delay line having a plurality of tap outputs.