JPS594048B2 - Digital differential analyzer - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル微分解析機の改良に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improvements in digital differential analyzers.

従来のデジタル微分解析機（以下ＤＤＡと略称する）の
基本的演算回路の例を第１図に示す。An example of a basic arithmetic circuit of a conventional digital differential analyzer (hereinafter abbreviated as DDA) is shown in FIG.

１は二次増分入力△Ｙｉ〜△ＹｎとＹレジスタ２の内容
を加算する加算器、２は加算器１の出力を保持するＹレ
ジスタ、３はＹレジスタ２の内容と独立変数△Ｘの積と
後述のＲレジスタ４の内容を加算する加算器、４は加算
器の出力を保持するＲレジスタ、５は加算器１の二次増
分入力で△Ｙｉ（７）ｉは１〜ｎまでの正の整数である
。1 is an adder that adds the secondary increment inputs △Yi to △Yn and the contents of Y register 2, 2 is a Y register that holds the output of adder 1, and 3 is the product of the contents of Y register 2 and independent variable △X. 4 is the R register that holds the output of the adder, 5 is the quadratic increment input of adder 1, and △Yi (7) i is the positive value from 1 to n. is an integer.

６は一次増分で独立変数△ｘである。6 is a linear increment and is an independent variable Δx.

ＴはＲレジスタの桁上力出力△Ｚで、他の演算器の二次
増分入力となる。本図に於て、加算器１の演算は次のよ
うになる。Ｙｉ＝Ｙｉ−１＋Σ△Ｙｊ・・・・・・・・
・・・・・・・（１）ｉはイタレーシヨンのｉ番目を、
ｊは入力の番地を示し、ｎは入力数を示す。T is the carry output ΔZ of the R register, which serves as a secondary increment input to other arithmetic units. In this figure, the operation of adder 1 is as follows. Yi=Yi-1+Σ△Yj・・・・・・・・・
・・・・・・・・・(1) i is the i-th iteration,
j indicates the input address, and n indicates the number of inputs.

Ｙｉの範囲は−１＜Ｙｉ＜＋１である。Ｙｉ−１とΣ△
Ｙｊの値によつては、ＹｉはＹｉ＜−１又はＹｉ＞＋１
になる場合がある。The range of Yi is -1<Yi<+1. Yi-1 and Σ△
Depending on the value of Yj, Yi is Yi<-1 or Yi>+1
It may become.

ＹｉがＹｉ＜−１又はＹｉ＞＋１になつた場合、加算器
１がオーバーフローしたことになる。Ｙｉがオーバーフ
ローした時の加算器１の出力は次の例で示すように本来
の加算結果とは全然関係のない値となシ、演算を継続す
ることは無意味であわ、従来のＤＤＡではこの時点で演
算を停止している。If Yi becomes Yi<-1 or Yi>+1, adder 1 has overflowed. When Yi overflows, the output of adder 1 is a value completely unrelated to the original addition result, as shown in the following example, and it is pointless to continue the operation. The calculation is stopped at this point.

例えばＹｉ−１−＋ ０．８１２５１０＝０１１０１２
Σ△Ｙｊ＝＋ ０．８１７５１０＝０００１１２添字の
１０は１０進数、２は２進数による表示であることを示
す。For example, Yi-1-+ 0.812510=011012
ΣΔYj=+0.817510=000112 The subscript 10 indicates a decimal number, and 2 indicates a binary number.

Ｙｉ−１とΣ△Ｙｊを加算すると結果はＹｉ一＋１１０
であるが２進演算では１００００２でこれは１０進数に
直すと−１１０となる。Adding Yi-1 and Σ△Yj, the result is Yi-1+110
However, in binary arithmetic, it is 100002, which becomes -110 when converted into a decimal number.

このことはオーバーフローした場合には正しい演算が行
なわれないことを示している。（２進数の負数は２の補
数で表わすものとする）Ｙｉが負数になる場合も同様で
、加算器の出力は本来のＹｉとは関係のない値となる。This indicates that the correct operation will not be performed in the event of an overflow. (A negative binary number is expressed as a two's complement number.) The same applies when Yi becomes a negative number, and the output of the adder becomes a value unrelated to the original Yi.

通常、演算を行う場合は、出力値が演算器の演算範囲を
超えないようスケール変換を行い、オーバーフローしな
いようにする。Normally, when performing calculations, scale conversion is performed so that the output value does not exceed the calculation range of the calculation unit to prevent overflow.

しかしながら、自動制御系のシミュレーションや、オン
ライン制御を行う場合、条件によつて、一部の演算器が
オーバーフローすることは往々にしてあわうることであ
る。However, when simulating an automatic control system or performing online control, it is often the case that some arithmetic units overflow depending on the conditions.

このような場合、アナログ計算機においてはオーバーフ
ローした場合、演算器の最大電圧を保持しながら継続し
て演算を行うことができるが、従来ＤＤＡに於ては、前
に述べたような理由で、演算器の一部又は全部がオーバ
ーフローするような演算は不可能である。本発明は加算
器１の出力がオーバーフローした時、Ｙレジスタ２に＋
１又は−１の演算最大値を入力して飽和状態をシミユレ
ートし、継続的に、演算を行うことを目的としている。
第２図は、本発明の実施例で１〜７は第１図と同様であ
る。In such a case, in an analog computer, if an overflow occurs, calculations can be continued while maintaining the maximum voltage of the calculation unit, but in conventional DDA, calculations cannot be performed for the reasons mentioned above. It is impossible to perform an operation where part or all of the container overflows. In the present invention, when the output of adder 1 overflows, +
The purpose is to simulate a saturated state by inputting the maximum calculation value of 1 or -1, and to perform calculations continuously.
FIG. 2 shows an embodiment of the present invention, and 1 to 7 are the same as those in FIG. 1.

８〜１６の部分が第１図の回路に追加したもので、本発
明の中心部分である。Sections 8 to 16 are added to the circuit of FIG. 1 and are the central portions of the present invention.

８はオーバーフロー及び極性検出器、９〜１１はアンド
ゲート、１２は加算器１の出力、１３〜１５は検出器８
の出力、１６はアンドゲート９〜１１のオア出力である
。8 is an overflow and polarity detector, 9 to 11 are AND gates, 12 is the output of adder 1, and 13 to 15 are detector 8.
The output 16 is the OR output of AND gates 9-11.

この回路の動作は次のようになる。The operation of this circuit is as follows.

入力△Ｙｉ５とＹレジスタ２の内容Ｙｉ−１を加算器１
で加算する。加算器の出力の値Ｙｉは、Ｎ Ｙｉ＝Ｙｉ−１＋Σ△Ｙｊとなる。The input △Yi5 and the content Yi-1 of Y register 2 are added to adder 1.
Add with . The value Yi of the output of the adder is N Yi=Yi-1+ΣΔYj.

ｊ＝０ オーバフロー極性検出器８は加算器１の出力値Ｙｉの値
によつて、出力１３〜１５のいづれかを出力する。j=0 The overflow polarity detector 8 outputs any one of outputs 13 to 15 depending on the value of the output value Yi of the adder 1.

その条件は次の通ｖとなる。１≦Ｙｉ〈＋１の時 １３を出力し、アンドゲート９を開く Ｙｉく−１の時 １４を出力し、アンドゲート１０を開く ＋１≦Ｙｉの時 １５を出力し、アンドゲート１１を開く Ｙｉの値によつてアンドゲート９〜１１の内いづれか１
つのアンドゲートが開く。The conditions are as follows. When 1≦Yi<+1, outputs 13, opens AND gate 9. When Yi is -1, outputs 14. Opens AND gate 10. When +1≦Yi, outputs 15, and opens AND gate 11. Depending on the value, one of AND gates 9 to 11
Two AND gates open.

これによジ、アンドゲート９が開いた時、Ｙレジスタ２
には加算器１の出力が入力される。As a result, when AND gate 9 opens, Y register 2
The output of adder 1 is input to .

これは従来の演算と同様である。しかし、本発明ではア
ンドゲート１０が開いた時−１がＹレジスタ２に入力さ
れ、アンドゲート１１が開いた時は＋１がＹレジスタ２
に入力される。アンドゲート１０，１１が開くのは、加
算器１が負又は正にオーバーフローした時であり、その
時Ｙレジスタ２には負又は正の最大値が入力されること
になる。Ｙレジスタ２以降の加算器３、Ｒレジスタ４、
△Ｘ入力６、△Ｚ出力７の動作は第１図にて説明した従
来の演算動作と同じである。すなわち、Ｒレジスタ４の
内容とＹレジスタ２の内容及び独立変数Δｘが加算器３
によシ加算され、Ｒレジスタ４を介して桁土ｂ出力△Ｚ
７を出力する。以上説明したように本発明によれば、演
算器の一部又は全部がオーバーフローする可能性のある
演算回路例えば、自動制御回路のシミユレーシヨンやオ
ンラインに於ける自動制御の演算回路にＤＤＡを使用す
ることができる。This is similar to conventional calculations. However, in the present invention, when the AND gate 10 opens, -1 is input to the Y register 2, and when the AND gate 11 opens, +1 is input to the Y register 2.
is input. The AND gates 10 and 11 open when the adder 1 overflows negatively or positively, and at that time, the maximum negative or positive value is input to the Y register 2. Adder 3 after Y register 2, R register 4,
The operations of the △X input 6 and △Z output 7 are the same as the conventional arithmetic operation explained in FIG. That is, the contents of the R register 4, the contents of the Y register 2, and the independent variable Δx are
digit b output △Z via R register 4
Outputs 7. As explained above, according to the present invention, a DDA can be used in an arithmetic circuit where part or all of the arithmetic unit may overflow, such as a simulation of an automatic control circuit or an online automatic control arithmetic circuit. Can be done.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のデジタル微分解析機の基本的演算回路を
示すプロツク図、第２図は本発明の実施例を示すプロツ
ク図。 １：加算器、２：レジスタ、５：ヮ汨摯、加算器１入力
、加算器２入力、８：オーバーフロ一及び極性検出器、
９〜１１：ゲート、１２：加算器１出力、１３〜１５：
検出器出力、１６：ゲート出力。FIG. 1 is a block diagram showing the basic arithmetic circuit of a conventional digital differential analyzer, and FIG. 2 is a block diagram showing an embodiment of the present invention. 1: adder, 2: register, 5: adder 1 input, adder 2 input, 8: overflow and polarity detector,
9-11: Gate, 12: Adder 1 output, 13-15:
Detector output, 16: Gate output.

Claims (1)

【特許請求の範囲】[Claims] １ 積分値を保持するＹレジスタと、該Ｙレジスタの内
容と二次増分の和を加算するための加算器に於て、加算
器のオーバーフローとその極性を検出し、その結果によ
り、Ｙレジスタの入力を切替え、加算器の出力が正の極
性でオーバーフローした時は＋１を、負の極性でオーバ
ーフローした時は−１を、オーバーフローしない時は、
加算器の出力をＹレジスタにそれぞれ書き込む手段を備
えたことを特徴とするデジタル微分解析機。1. In the Y register that holds the integral value and the adder that adds the contents of the Y register and the sum of the quadratic increment, the overflow of the adder and its polarity are detected, and based on the results, the Y register is Switch the input, when the output of the adder is positive polarity and overflows, it is +1, when it is negative polarity and overflows, it is -1, and when there is no overflow,
A digital differential analyzer characterized by comprising means for writing the outputs of the adders into Y registers.