JPS5939499U - 主記憶装置のエラ−ビツト表示回路 - Google Patents

主記憶装置のエラ−ビツト表示回路

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Publication number
JPS5939499U
JPS5939499U JP13131082U JP13131082U JPS5939499U JP S5939499 U JPS5939499 U JP S5939499U JP 13131082 U JP13131082 U JP 13131082U JP 13131082 U JP13131082 U JP 13131082U JP S5939499 U JPS5939499 U JP S5939499U
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JP
Japan
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circuit
error bit
display circuit
main memory
memory error
Prior art date
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Pending
Application number
JP13131082U
Other languages
English (en)
Inventor
猪股 忠明
Original Assignee
株式会社東芝
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Filing date
Publication date
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Publication of JPS5939499U publication Critical patent/JPS5939499U/ja
Pending legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来のエラーピット表示回路を示すブロック図
、第2図は本考案の一実施例を示すブロック図、第3図
は第2図の動作タイミング図である。 3 :ECC回路、7aHラッチ回路、12:表示回路
、13:フリップフロップ。

Claims (1)

    【実用新案登録請求の範囲】
  1. シングルビットエラー発生の都度そのビット補正を行な
    うECC回路と、このECC回路から出力されるエラー
    発生信号出力によりセットされるフリップフロップと、
    このフリップフロップの出力信号をラッチクロックとし
    て上記ECC回路から出力されるエラービットデータを
    保持するラッチ回路と、このラッチ回路のエラービット
    データ表示する表示回路とを具備することを特徴とする
    主記憶装置のエラービット表示回路。
JP13131082U 1982-09-01 1982-09-01 主記憶装置のエラ−ビツト表示回路 Pending JPS5939499U (ja)

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Family

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60190767U (ja) * 1984-05-24 1985-12-17 日本電気株式会社 郵便物等の供給装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60190767U (ja) * 1984-05-24 1985-12-17 日本電気株式会社 郵便物等の供給装置

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