JPS5938620B2 - メモリ−コントロ−ラ用優先順位指定装置 - Google Patents

Description

【発明の詳細な説明】 （関連出願） 本願は、本発明の譲受人に譲渡された同月日出願の米国
特許出願第８９０，００６号「メモリーコントローラ用
の指令スタツク装置］に関連するものである。

本発明はデータ処理装置に使用するメモリー・システム
に関し、特にメモリー・コントローラに一時的に記憶さ
れる指令、アドレス、およびデータに対して一優先順位
を指定するための装置に関する。

最近のデータ処理システムは、データの操作、記憶およ
び通信の諸機能を行うための種々のサブシステムを内蔵
している。

このようなシステムは、例えば、中央プロセサ、メモリ
ー、複数個の入出力（１／Ｏ）装置および制御装置を含
んでいる。これらのデータ処理システムは構成が非常に
異なり、即ち種々の機能性が種々の設計基準に従つて異
なるサブシステムに配置される。同様に、種々のサブシ
ステム間の通信のために必要なインターフエース回路は
その機能性および作用の両方において異なる。典型的に
は、中央プロセサはプログラムと呼ばれる一連の復号可
能な命令に従つてデータの操作を行う。

これ等のプログラム命令はプロセツサにより順次検索さ
れ、操作されるべきデータと一緒に記憶装置に記憶され
る。このような記憶装置はいくつかの公知のタイプのも
のでよいが、主記憶装置に一般的に使用されるのは別個
にアドレス指定可能な記憶場所を有するランダム・アク
セス装置であり、前記各記憶場所はデータおよび（又は
）指令からなるワードに対する記憶を提供し、種々の操
作において使用可能な特定のフイールドを含むことがで
きる。

一般に、プロセサがデータ又は命令を必要とする時、こ
のプロセサは１つの記憶サイクルを生じて、あるアドレ
スに記憶されたデータ又はワードの検索のためこの記憶
に対するアドレスを供給する。プログラムを構成する一
連の命令は、通常各操作の始めにメモリーにロードされ
て記憶領域の１プロツクを占有し、このプロツクは１つ
のプログラムが完了する迄通常外乱即ち変更されてはな
らない。記憶された命令に従つてプロセサにより操作さ
れるべきデータは、記憶装置の他の領域に記憶され、プ
ログラム命令に従つて検索され置換される。外部とデー
タ処理システム間の通信は、通常磁気テープ・ハンドラ
、紙テープ読取り装置、パンチ・カード読取装置、およ
び遠隔端末装置の如き諸装置を含む複数個のｌ／ｏ装置
の使用によつて行われる。

Ｉ／０装置間の情報の転送を匍脚するため、種々のｌ／
ｏ装置をプロセサに結合する１／ｏ制御装置が設けられ
ている。このＩ／ｏ制御装置は、種々のＩ／０装置に関
する情報の出し入れを調整し、又１つ以上のＩ／ｏ装置
がシステムの残部と通信を試みる時優先順位を与える。
１／ｏ装置は通常電気機械的な性格を有し、従つてデー
タ処理システムの残部よりも遥かに低い操作速度を特徴
とするため、Ｉ／ｏ制御装置は処理システムの残部が通
常の速度で処理することを町能にするための緩衝作用を
提供する。

多くの用途において、１つ以上のプロセサおよびメモリ
ーを用いることは有利である。同様に、このようなシス
テムは通常多数のＩ／ｏ装置を必要とし、従つていくつ
かのＩ／６制御装置を必要とする。プロセサ、記憶装置
およびＩ／ｏ制御装置間の通信を調整するためにメモリ
ー・コントローラが設けられている。この制御装置は記
憶装置に対するアクセス要求と共に他のサブシステムに
対する特定の通信要求を受取る。メモリーコントローラ
は、諸操作の実行および情報の転送を調整し、又記憶装
置に対するアクセス要求が１つ以上のサブシステムによ
つて生じる時優先順位を決定するための装置をも提供す
る。典型的なデータ処理システムは１個のメモリー・コ
ントローラを有するが、多重コンピユータ構成ではいく
つかのメモリー・コントローラを使用することができる
。

１つ以上のメモリー・コントローラが使用されるこのよ
うな環境においては、各コントローラは相互に独立して
同時に作用し、これにより記憶システムのアクセスに並
列性を与える。

各メモリー・コントローラは、プロセサおよびＩ／ｏ制
御装置からの要求を一時的に起憶し、ある優先計画に従
つてこれ等のサブシステムのサービスを行う。種々の通
信装置とメモリー・コントローラ間のデータ転送はワー
ド志向であり、例えば４０ビツトである。メモリー・コ
ントローラを用いる典型的なデータ処理システムについ
ては、「再構成可能なデータ処理システム」なる表題の
米国特許第３，４１３，６１３号に記載されている。メ
モリー・コントローラに転送される命令、指令およびア
ドレスは、適当な宛先装置が情報を受取ることが可能に
なる迄、受入れられて複数個のレジスタからなるスタツ
クに一時的に記憶される。一般にこのように記憶された
情報は先入れ先出し方式で宛先装置に転送される。書込
みカウンタはスタツクにおけるどのレジスタが入力情報
を受取つたかを決定し、読出しカウンタはその内容が次
に宛先装置に対して送られるべきレジスタを選択する。
スタツクにおける指令の存在は、通常書込みカウンタの
内容を読出しカウンタの内容と比較することによつて検
出される。もしこれ等が等しくなければ、このスタツク
が送られるべき情報を含んでいることを示す。書込みカ
ウンタは、要求がメモリー・コントローラによつて受取
られる時前進させられ、読出しカウンタは情報がスタツ
クから適当な宛先装置に対して送られる時前進させられ
る。もしこのスタツクから読出されるべき次の指令に対
応する宛先装置が使用中であれば、スタツクの下方の位
置を占める他の指令は、仮にその特定の宛先装置が空い
ていても転送され得ない。従って、使用中のある宛先装
置が自由状態の装置を宛先とする情報を実際上プロツク
することがある。これは明らかに非効率的であり、迅速
性が最も重要である技術においては不当な遅延となる。
更に、スタツクは有限の長さであるため、書込みカウン
タがスタツクにおける使用可能なあらゆる記憶場所を網
羅し尽して循環し、従つて、ある記憶場所の内容がその
宛先装置に転送される前にそのスタツク場所に新らしい
情報を書込むおそれがある。もしそうなれば、問題のレ
ジスタ（単数又は複数）の内容は消失してその結果シス
テムの誤りを生じることになる。このような諸問題を部
分的に解決するため、頭書の係属中の米国特許出願はス
タツクに情報を記憶するための装置について記載してい
る。

命令、指令およびアドレスは受入れられ、占有されない
スタツクの最も下位のレベルに一時的に記憶される。各
スタツク・レベルと関連しているのは、情報が対応する
スタツク・レベルに記憶される時セツトされる使用中フ
リツプフロツプである。この使用中フリツプフロツプは
、情報が宛先メモリーに送られる時にりセツトされる。
本発明の目的は、空いたメモリーを宛先とする情報が使
用中の即ち使用できないメモリーを宛先とする情報によ
つてプロツクされないように、メモリー・コントローラ
に記臆される情報に優先順位を指定するための装置の提
供にある。

本発明の別の目的は、宛先メモリーが空いた状態の第１
スタツク・レベルの内容が、もし他のスタツク・レベル
の期間よりも長い期間スクツクに記憶されているならば
、その宛先メモリーが同様に空いた状態にある他のスタ
ツク・レベルに勝る優先”順位を与えられるようにする
ことにある。

本発明の広義の特質によれば、各々が多重レベルの記憶
スタツクにおけるあるレベルを構成する複数個の記臆レ
ジスタに一時的に記憶され、その情報の可用性を表示す
る使用可能信号を生成する少くとも１個の宛先装置を宛
先とする情報に対して優先順位を指定するための装置に
おいて、他のどのレベルにおけるよりも長い期間記憶さ
れていた情報を含む第１のレベルに優先順位を指定する
ための測定装置と、前記の少くとも１個の宛先装置に前
記第１のレベルの内容を転送するため前記測定装置と前
記多重レベルのスタツクに結合された制御装置とを設け
ることを特徴とする装置が提供される。本発明の前記お
よびその他の目的については、添付図面に関して以下の
詳細な説明から更に明瞭に理解されよう。

第１図は、１つのメモリー・コントローラ４といくつか
のメモリー・バンク６，８，１０，１２，１４，１６，
１８および２０を使用するデータ処理システムのプロツ
ク図である。

このデータ処理システムは又、プロセサ２、Ｉ／ｏコン
トローラ２２、および複数個のＩ／ｏ装置２４，２６，
２８をも内蔵している。メモリー・コントローラ４は、
プロセサ２と、Ｉ／ｏコントローラ２２と、いくつかの
各メモリーを相互に接続し、その間の通信を調整する。
メモリー・コントローラ４と通信するものとして８個の
メモリー・バンクが第１図に示されるが、これは典型的
なデータ処理構成の一例に過ぎず、又必要に応じて異な
る数のメモリー・バンクを更に別のメモリー・コントロ
ーラと共に使用することができることは明らかである。
メモリー・コントローラには、１つ以上のメモリー・バ
ンクが使用中か他の理由で使用できない場合記憶装置６
，８，１０，１２，１４，１６，１８，２０を宛先とす
る指令、アドレスおよびデータの情報を受入れて一時的
に記憶するためにスタツキング装置が設けられている。
第２図は、頭書の関連米国特許出願の主題であるスタツ
キング装置の機能プロツク図である。

これは本発明の一部を構成するものではないが、その作
用の簡単な説明は本発明をよく理解するために必要であ
るものと考える。

第２図においては、４つのスタツク・レベル、即ちレベ
ル０，１，２および３を有するメモリースタツク４０が
示される。データ処理システムにおける種々の可能性の
ある要求側の装置からの指令、アドレスおよびデータ情
報はこのスタツクの各レベルに与えられるものとして示
される。各レベルと関連しているのはプロツタ３４とし
て機能的に示されたレベル使用中フリツプフロツプであ
る。特定のスタツク・レベルに情報が書込まれる時は常
に、このレベルと関連するレベル使用中フリツプフロツ
プがセツトされる。特定のレベルにおける情報が読出さ
れてその宛先装置に送られる時、対応するレベル使用中
フリツプフロツプがりセツトされる。この装置は、スタ
ツクの未占有の最も低いレベルへ入力指令、アドレスお
よびデータ情報を記憶するよう構成され、下記の如く作
用する。レベル使用中フリツプフロツプ復号装置３０は
レベル使用中フリツプフロツプの出力をその入力側に与
え、これからスタツク４０における未占有の最も低いレ
ベルを決定する。このレベル使用中フリツプフロツプの
出力は又、レベル・アドレスを生成してこれをレベル書
込み選択装置３８に与えるスタツク・アドレス・ゼネレ
ータ３６に与えられる。このスタツクは４つのレベルか
らなり、スタツクにおける特定のレベル即ち００，０１
，１０，１１の表示には２ビツトのアドレスで十分であ
ることが判る。このスタツクは４つのレベルのみを有す
る如く示されるが、各レベルに対して独自のアドレスが
生成できるようにスタツク・アドレス・ゼネレータに対
して適当な変更をすればどんな長さでもよいことが明ら
かである。データ処理システムは一般にワード形態であ
るため、スタツクの各レベルは命令ビツト、データ・ビ
ツトおよびアドレス・ビツトからなるいくつかのワード
の記憶が可能である。予め定められた長さの簡単なフリ
ツプフロツプレジスタで十分である。第２図に示された
スタツキング装置は下記の如く作用する。

要求側の装置（例えば、プロセサ）から１つの要求が受
取られ、ＡＮＤ装置３２に与えられる。ＡＮＤ装置３２
の第２の入力はレベル使用中フリツプフロツプ復号装置
３０の出力側に結合され、その入力はスタツクにおける
最も低い未占有レベルを表示する。同時に、スタツク・
アドレス・ゼネレータ３６は最も低い未占有レベルを表
示するアドレスを生成し、このアドレスをレベル書込み
選択装置３８に与える。この時ＡＮＤ装置３２の出力は
この最も低い未占有レベルと対応するレベル使用中フリ
ツプフロツプをセツトする。同時に、レベル書込み選択
装置３８は、要求側の装置からの指令、アドレス又はデ
ータ情報を最も低い未占有レベルに受入れて記憶させる
。特定のスタツク・レベルと関連するレベル使用中フリ
ツプフロツプは、その特定のスタツク・レベルに保持さ
れる情報がメモリーに送られて受入れられる時、メモリ
ーによつてりセツトされる。第２図に示されるスタツキ
ング装置の更に詳細な論議は頭書の米国特許出願に示さ
れる。第３図においては、本発明による優先順位指定装
置の機能的プロツク図が示される。

前述の如く、メモリー・スタツクに記憶される各ワード
の内容は命令、データおよびアドレス情報を含み得る。
多重メモリー・システムにおいては、各ワードがその宛
先メモリーを表示するアドレス・ビツトを含むことが必
要である。例えば、各ワードにおける３ビツトのアドレ
スは第１図に示された８つのメモリー・バンクの各々に
対する独自のアドレスを提供するのに十分である。スタ
ツク４０におけるアドレス・フイールドは第３図におい
てフイールド５６として示される。これ等のアドレス・
ビツトは、どれが特定のスタツク・レベルの情報の宛先
とされる特定のメモリー・バンクを決定するメモリー・
バンクアドレス復号装置４２に与えられる。

以下に示す如く、スタツクの各レベルに対して１つのメ
モリー・バンクアドレス復号装置が必要である。スタツ
クの記臆場所の内容がどのメモリー・バンクに対して宛
てられるかが一たん決定されると、次に問題となる特定
のメモリー・バンクが情報を受入れるため使用可能であ
るかどうかを決定することが必要となる。

これは、種々のメモリー・バンク５０からメモリー使用
可能信号を受取る制御ロジツク４８において行われる。
制御ロジツク４８は、特定のメモリー・バンクを宛先と
する情報と特定のメモリー・バンタの可用性との一致を
検出する。この時、スタツク内、即ちそのいくつかの記
憶場所内の情報が異なるメモリー・バンクに対して宛て
られ、これ等のメモリー・バンクの内の２つ以上がデー
タの受取りに使用可能である時どんな動作がとられるべ
きかについての状況がアドレス指定されねばならない。
これはタイム・アウト・カウンタ４４および優先順位コ
ンパレータ４６によつて行われる。前述の如く、情報が
スタツク４０の特定のレベルにロードされる時、このレ
ベルと関連するレベル使用中フリツプフロツプがセツト
される。

このレベルと関連する２進カウンタがカウントできるよ
うに各レベル使用中フリツプフロツプの出力が接続され
る。これは機能的にプロツク４４として示されるが、以
下に更に詳細に述べるように別のカウンタがスタツクの
各レベルと関連させられることが判る。各カウンタの内
容は機能的に４６で示される複数個のコンパレータにお
いて比較されてどのカウンタがより大きなカウントを含
むか、即ちスタツクにおけるどの情報がその宛先装置に
転送するため最も長い期間待機中であつたかを決定する
。優先順位の表示は制御ロジツク４８に転送される。付
加的制御がなければ、特定のメモリーを宛先とするスタ
ツク中の１つのレベルが空いたメモリーを宛先とする他
の情報をプロツクすることが生じ得る。

即ち、レベル０，１，２が空いたメモリーを宛先としレ
ベル３は使用中のメモリーを宛先とするものと仮定しよ
う。レベル３と関連するタイム・アウト・カウンタが最
も高いカウントを含み得、このためたとえ宛先とされる
メモリーが使用中であつても他の全てのレベルに勝る優
先順位を有することが可能である。この事は、もし制御
ロジツクにおいて適合条件が検出されなければ各タイム
・アウト・カウンタが優先順位コンパレータに対してそ
のカウント出力を与えないようにされることで防止され
る。即ち、スタツクにおけるあるレベルと関連するタイ
ム・アウト・カウンタの内容が優先順位コンパレータに
与えられる前にこのレベルが空いたメモリーに対する情
報を含むことがまず決定されねばならない。この適合機
能は制御ロジツク装置４８において生じる如くに機能的
に示され、タイム・アウト・カウンタ４４に与えられる
。このように、もし１）ある宛先メモリーが情報を受入
れるため使用可能であり、２）ある特定のスタツク・レ
ベルに含まれる情報が自由なメモリーを宛先とするスタ
ツクの他のレベルにおける情報よりも長い期間記憶され
ていたならば、情報はその特定のスタツク・レベルから
その宛先メモリーに対して送られることになる。一たん
優先順位が確立されると、論理制御装置４８に結合され
る読出しアドレス・ゼネレータ５２は２ビツトのアドレ
ス（もし４つ以上のスタツク・レベルが用いられなけれ
ば２ビツトで十分である）を生成する。読出しアドレス
・ゼネレータ５２によつて生成されたアドレスは、適当
なスタツク・レベルにおける情報を適当な宛先メモリー
にゲートするレベル読出し選択装置５４に与えられる。
制御ロジツク４８は又、情報がスタツクから転送されつ
＼あることを宛先メモリーに通知するため、記憶要求を
生成する。一たん優先順位が確立されると、制御ロジツ
ク４８は、カウント動作の継続を阻止するため適当なタ
イム・アウト・カウンタに与えられる使用禁止信号を生
成する。

更に、情報が適当な宛先メモリーによつて受入れられる
と、メモリーは、適当なレベル使用中フリツプフロツプ
およびこれと関連するタイム・アウト・カウンタをリセ
ツトするためメモリー・コントローラにおいて使用され
る要求受入れ信号を生成する。タイム・アウト・カウン
タの更に別の機能について指摘すべきである。

もしその要求が予め定められた期間内で処理されなかつ
たならば、要求側の装置は通知されることが望ましい。
これは、カウンタのある選択された状態を復号するため
の復号装置を設けて信号を生成し要求側の装置に送り返
すことによつて行うことができる。この信号はタイム・
アウト・カウンタ４４によつて生成される、要求側の装
置に対するタイム・アウト信号として第３図に示されて
いる。もし要求側装置が前記の如く通知されるならば、
ある選択が可能である。第１に、要求側装置は簡単に再
試行可能である。第２に、もし後続の試みの後宛先メモ
リーへのアクセスが行われなければ、１つのメモリー走
査サイクルを開始してメモリーのある部分を割当て解除
することができる。第４図は、第３図に機能的に示され
たタイム・アウト・カウンタおよび優先順位ロジツクの
更に詳細なブロツク図である。

第４図においては４つのタイム・アウト・カウンタ６０
，６２，６４，６６が設けられている。

これ等は各々が同様に作用するため、タィム・アウト・
カウンタ６０についてのみ論述する。タイム・アウト・
カウンタ６０は３つの入力を有するＡＮＤ装置７６によ
つて使用可能となる。第１の入力は同様にＡＮＤ装置７
８，８０，８２にも結合されるクロツク信号である。Ａ
ＮＤ装置７６に対する第２の入力（レベル「Ｏ］が使用
中）は、前述の如く情報がスタツクのレベル「０」に記
憶されてセツトされた結果前述のレベル「Ｏ」使用中フ
リツプフロツプにより生成される。最後に、前述の如く
、レベル「Ｏ］と関連するタイム・アウト・カウンタは
、記憶要求が行われてレベル「０」に記憶された情報が
その宛先メモリーに転送されつ＼ある時に使用禁止の状
態になる。Ｎ１装置７６に対する第３の入力（ＤＩＳＡ
ＢＬＥ゛０゛）はこれが生じなかつたことを表示する。
同様なＡＮＤ装置７８，８０，８２はそれぞれタイム・
アウト・カウンタ６２，６４，６６の使用可能状態を制
御する。各タイム・アウト・カウンタと関連しているの
は、その関連するタイム・アウト・カウンタの予め定め
た状態を復号するタイム・アウト復号装置である。この
予め定められた状態はある時間間隔と対応し、その時間
の後要求側装置はその要求が処理されなかつたことを通
知される。タイム・アウト・カウンタ６０，６２，６４
，６６の出力に結合されるのは複数個のコンパレータ８
４，８６，８８，９０，９２，９４である。各コンパレ
ータは、その内部に含まれるカウントの相対的大きさを
決定するためＡＮＤ装置６１，６３，６５，６７を介し
て２個のタイム・アウト・カウンタにその入力側を接続
されている。（ＡＮＤ装置６１，６３，６５，６７に対
する別の入力は適合条件が検出された時付勢される。

）コンパレータ８４の入力はタイム・アウト・カウンタ
６０，６２の出力側に結合される。コンパレ−タ８４は
２つの出力を生成し、その第１はカウンタ６０の内容が
カウンタ６２の内容より大きいこと、その第２はカウン
タ６０の内容がカウンタ６２のそれよりも小さいことを
表示する。同様に、コンパレータ８６はカウンタ６０と
６４の内容を比較し、コンパレータ８８はカウンタ６０
と６６の内容を比較し、コンパレータ９０はカウンタ６
２と６４の内容を比較し、コンパレータ９２はカウンタ
６２と６６の内容を比較し、コンパレータ９４はカウン
タ６４と６６の内容を比較する。これ等の出力は、第４
図に示す如くＡＮＤ装置９６，９８，１００，１０２の
入力側に与えられる。例えば、ＡＮＤ装置９６は３つの
入力を有する。その第１はカウンタ６Ｕの内容がカウン
タ６２のそれよりも大きいことを示す。第２はカウンタ
６０の内容がカウンタ６４のそれよりも大きいことを示
し、第３はカウンタ６０の内容がカウンタ６６のそれよ
りも大きいことを示す。このように、ＡＮＤ装置９６は
、カウンタ６０の内容が残るカウンタ６２，６４，６６
のどの内容よりも大きい時に出力を生じる。同様に、Ａ
ＮＤ装置９８からの出力は、カウンタ６２が最も大きな
カウントを含むことを示し、ＡＮＤ装置１００からの出
力はカウンタ６４が最も大きなカウントを有することを
、又ＡＮＤ装置１０２からの出力はカウンタ６６が最も
大きなカウントを含むことを示す。このように、スタツ
クの特定のレベルにおいて情報がどれだけの間記憶され
ていたかに基いてスタツクの優先順位の指定がなされる
のである。第５図は、第３図に示したメモリー・バンク
アドレス復号装置４２と制御ロジツク４８の更に詳細な
プロツク図である。第５図においてその各レベルが１つ
のアドレス部位５６を有するメモリー・スタツク４０が
示されている。前述の如く、もしデータ処理システムが
８つのメモリー・バンクを有するならば、３ビツトのア
ドレス部位５６は各単位メモリー・バンクを一意的に識
別するのに十分である。図示の如く、スタツクの各レベ
ルは１つのバンク・アドレス復号装置に結合され、即ち
レベル「０」はバンク・アドレス復号装置「Ｏ」１０４
に結合されている。同様なバンク・アドレス復号装置１
０６，１０８，１１０が別のスタツク・レベルと結合す
るよう設けられている。説明を簡単にするため、バンク
・アドレス復号装置［０」１０４のアドレス出力のみが
制御ロジツクに結合されて示されている。この制御ロジ
ツクは、複数個のＡＮＤ装置１１２、１１４，１１６，
１１８，１２０，１２２，１２４，１２６，１３０およ
び０Ｒ装置１２８からなつている。

図示の如く、バンク・アドレス復号信号装置「０」１０
４からの各アドレス復号はＡＮＤ装置１１２〜１２６の
１つに与えられる。ＡＮＤ装置１１２〜１２６に対する
第２の入力は、メモリーで生じる１つのメモリー使用可
能信号から成り、該信号は特定のメモリーがスタツクか
ら情報を受取るために使用可能であることを表示する。
例えば、もしメモリー「Ｏ」が使用可能ならば、メモリ
ー「０」使用可能信号がＡＮＤ装置１１２の入力側に与
えられる。同様に、メモリー「１」使用町能信号は、メ
モリー・バンク「１」が使用可能ならば入力ＡＮＤ装置
１１４に与えられる。残りのＡＮＤ装置１１６乃至１２
６も同様に作用する。ＡＮＤ装置１１２〜１２６の出力
はそれぞれ０Ｒ装置１２８の入力側に与えられ、この装
置１２８の出力は更にＡＮＤ装置１３０に結合される。
０Ｒ装置１２８の出力は同様に、前記の如くクイム・ア
ウト・カウンタがカウントを許容されるようにレベル「
０」タイム・アウト・カウンタの適合入力側に結合され
る。

ＡＮＤ装置１３０に対する第２の入力は第４図に示され
るＡＮＤ装置９６の出力で、スタツクのレベル「Ｏ」に
記憶される情報が前述の技法に従つて優先順位を有する
ことを表示する。

ＡＮＤ装置１１２〜１２６，１３０および０Ｒ装置１２
８により示されるのと同様のロジツクがスタツクおよび
バンク・アドレス復号装置１０６，１０８，１１０の各
レベルに対して重複させられていることが明らかであろ
う。ＡＮＤ装置１３０からの出力は、スタツクにおける
レベル「０」の内容の宛先とされるメモリーが使用可能
であること、およびこれ等の内容が優先順位を指定され
ていることを示す。

残りのレベルと関連する制御ロジツクからの同様な出力
は０Ｒ装置１３２に対する別の３入力を形成する。第５
図に示す如く、ＡＮＤゲート１３０の出力は又レベル「
Ｏ」タイム・アウト・カウンタの使用可能入力にも与え
られて、メモリーがデータを受入れる時メモリーにより
このカウンタがりセツトされ得る迄これを使用禁止する
。ＡＮＤ装置１３０に対してカウンタ各部によつて生成
されスタツク（バンク・アドレス復号装置１０６，１０
８，１１０）におけるレベル１，２，３と関連する優先
順位信号は、第６図に示す如く０Ｒ装置１３４と１３６
に結合される。

０Ｒ装置１３４と１３６の出力は、適当なレベルをその
宛先メモリーに送らせるためスタツク４０に結合される
如く第３図に示されるレベル読出し選択装置５４に与え
られる。

例えば、もしレベル「０」が優先順位を有するならば、
ＰＲＩＣｌ＝ＰＲＩＣ２＝ＰＲＩＣ３−０となり、従つ
てレベル読出し選択装置に対する入力アドレスは００と
なる。しかしもしレベル「１］が優先順位を有するなら
ば、ＰＲＩＣｌ＝１、およびＰＲＩＣ２−ＰＲＩＣ３＝
Ｏとなつてアドレス０１を生じる。レベル「２」の優先
順位はアドレス１０を生じ、最後にレベル３の優先順位
はアドレス１１を生じる。このように、適当なレベルが
メモリー・スタツクから読出されてその適当な宛先メモ
リーに転送される。前記の優先順位指定装置は、空いた
メモリーを宛先とする情報が使用中即ち使用不可能なメ
モリーを宛先とする情報によつてプロツクされることが
ないよう保証するものである。

更に、優先順位は情報がスタツクに記憶されていた時間
の長さに基づく。本発明についてはその望ましい一実施
態様に関して特に示し説明したが、本発明の主旨および
範囲から逸脱することなくその形態および詳細の変更が
可能であることを理解すべきである。

【図面の簡単な説明】

第１図は従来技術によるメモリー・コントローラといく
つかのメモリー・バンクを使用するデータ処理システム
のプロツク図、第２図はメモリー・コントローラに使用
するスタツキング装置のプロツク図、第３図は本発明に
よる優先順位指定装置のプロツク図、第４図は第３図に
示されるタイム・アウト・カウンタおよび優先順位コン
パレータの更に詳細なプロツク図、第５図は第３図のメ
モリー・バンクのアドレス復号および制御ロジツクの更
に詳細なプロツク図、および第６図は第３図に示す読出
しアドレス・ゼネレータおよびレベル読出し選択装置の
更に詳細なプロツク図である。 ２・・・・・・プロセサ、４・・・・・・メモリー・コ
ントローラ、６，８，１０，１２，１４，１６，１８，
２０・・・・・・メモリー・バンク、２２・・・・・・
／ｏコントローラ、２４，２６，２８・・・・・・Ｉ／
ｏ装置、３０・・・・・・レベル使用中フリツプフロツ
プ復号装置、３４・・・・・・レベル使用中フリツプフ
ロツプ、３６・・・・・・スタツク・アドレス・ゼネレ
ータ、３８・・・・・・レベル書込み選択装置、４０・
・・・・・スタツク、４２・・・・・・メモリー・バン
ク・アドレス復号装置、４４・．．・・・タイム・アウ
ト・カウンタ、４６・・・・・・優先順位コンパレータ
、４８・・・・・・制御ロジツク、５０・・・・・・メ
モリー・バンク、５２・・・・・・読出しアドレス・ゼ
ネレータ、５４・・・・・・レベル読出し選択装置、６
０，６２，６４，６６・・・・・・タイム・アウト・カ
ウンタ、６１，６３，６５，６７，７６，７８，８０，
８２・・・・・・ＡＮＤ装置、８４，８６，８８，９０
，９２，９４・・・・・・コンパレータ、９６，９８，
１００，１０２・・・・・・ＡＮＤ装置、１０４，１０
６，１０８，１１０・・・・・・バンク・アドレス復号
装置、１１２，１１４，１１６，１１８，１２０，１２
２，１２４，１２６，１３０・・・・・・ＡＮＤ装置、
１２８，１３２・・・・・・０Ｒ装置。

Claims (1)

1. 【特許請求の範囲】 １ 多重レベル記憶スタックにおける１つのレベルを各
   々が形成する複数個の記憶レジスタに一時的に記憶され
   、自分の可用性を表示する使用可能信号を生成する少く
   とも１個の宛先装置を宛先とする情報に優先順位を指定
   するための装置において、他のどんなレベルにおけるよ
   りも長い期間記憶されていた情報を含む第１のレベルに
   優先順位を指定するための測定装置と、前記第１のレベ
   ルの内容を前記の少くとも１個の宛先装置に転送するた
   め前記測定装置および前記多重レベル・スタックに結合
   された制御装置とを設け、前記測定装置が、 情報がその関連するレベルに記憶されている時間の長さ
   をカウントするため前記スタックの１つのレベルとそれ
   ぞれ関連する複数個のカウンタと、前記複数個のカウン
   タのどれが最も大きなカウントを有するかを確定するた
   め前記複数個のカウンタに結合された比較装置を設ける
   ことを特徴とする装置。 ２ 前記比較装置が、 前記カウンタと結合された複数個のコンパレータと、ど
   のカウンタが最大のカウントを有するかを表示する優先
   順位信号を生成するために前記コンパレータの出力に結
   合された第１のロジック装置とを設けることを特徴とす
   る特許請求の範囲１項記載の装置。 ３ 前記の複数個の各コンパレータが前記の複数個のカ
   ウンタの内の２個の内容を比較することを特徴とする特
   許請求の範囲２項記載の装置。 ４ 前記制御装置が、 各レベルの内容が意図される宛先装置を識別するアドレ
   スを生成するため前記多重レベルのスタックの各レベル
   に結合された第１の復号装置と、各レベルの意図された
   宛先が使用可能であつて適合条件を表示するかどうかを
   確定するため前記第１の復号装置に結合された第２の論
   理装置と、前記適合条件と関連するレベルが優先順位を
   有するならば前記適合条件を処理するための前記第１お
   よび第２の論理装置に結合された第３の論理装置とを有
   することを特徴とする特許請求の範囲２項記載の装置。 ５ 前記制御装置が更に、優先順位を有するレベルの内
   容をその宛先装置に転送させるため前記第３の論理装置
   の出力側に結合されたアドレス生成装置を有することを
   特徴とする特許請求の範囲４項記載の装置。 ６ その対応するレベルの内容がその宛先装置に転送さ
   れた時カウンタをリセットするため各カウンタと関連す
   る使用禁止装置を更に含むことを特徴とする特許請求の
   範囲５項記載の装置。 ７ 適合条件が検出される迄前記カウンタの各々の出力
   をブロックするための禁止装置を更に含むことを特徴と
   する特許請求の範囲６項記載の装置。 ８ 情報と、関連する情報が送られるべき特定の宛先装
   置を表わす宛先装置表示とを保持するようにされた複数
   の記憶ユニットを有し、情報を複数の宛先装置へ転送す
   るための記憶装置において、前記記憶ユニットが現在そ
   の中の情報を保持している期間を表わすために、前記各
   記憶ユニット用の期間値を与えるタイミング装置と、情
   報受信可能な各宛先装置のための準備完了信号を与える
   装置と、前記準備完了信号と前記期間値とに応答して、
   準備完了信号を与えられた宛先装置に対応した宛先装置
   表示を保持している記憶ユニットの期間値を比較し、そ
   の結果最大の期間値を保持している記憶ユニットを表わ
   す出力信号発生する比較装置と、前記出力信号に応答し
   て、該信号によつて表わされた記憶ユニットの情報内容
   を、その中の宛先装置表示によつて表わされた宛先装置
   へ転送するための装置とを有することを特徴とする前記
   装置。