JPS5937635B2 - 間接制御交換装置 - Google Patents
間接制御交換装置Info
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- JPS5937635B2 JPS5937635B2 JP54100317A JP10031779A JPS5937635B2 JP S5937635 B2 JPS5937635 B2 JP S5937635B2 JP 54100317 A JP54100317 A JP 54100317A JP 10031779 A JP10031779 A JP 10031779A JP S5937635 B2 JPS5937635 B2 JP S5937635B2
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- memory
- control unit
- sesc
- tsu
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Telephonic Communication Services (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Rehabilitation Tools (AREA)
- Television Systems (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】
交換装置において種々異なつた装置に順番に生じる情報
について所謂質問原理にしたがつて読出すことは公知で
ある（６レヒナーゲシユトイエルテ・フエアミツトルン
グスアンラーゲン′２１９７２年、第１１６乃至１２１
頁参照）。
について所謂質問原理にしたがつて読出すことは公知で
ある（６レヒナーゲシユトイエルテ・フエアミツトルン
グスアンラーゲン′２１９７２年、第１１６乃至１２１
頁参照）。
この際特に作動状態の変化がその評価のために分散装置
によつて検出される。この種の分散装置に、制御ユニツ
トを用いて規則的に所定の時間間隔で読出される加入者
回路、発信レジスタトランクおよび通話路トランクが属
する。読出情報はそれから、同じ装置から到来するより
以前の読出情報と評価のために比較される。比較結果に
依存して作動過程が交換装置において処理される（ドイ
ツ連邦共和国特許公開第１４３７５７６号明細書、同第
２３１７４００号明細書、ドイツ連邦共和国特許第１２
１３００８号明細書、ドイツ連邦共和国特許出願Ｐ２７
４４ｌｌ８．５号明細書参照）。この種の交換装置にお
いて装置の質問は得られた読出情報の評価にじかにつな
がつているので、従つて２つの異なつた装置の質間の間
でその都度、同じ装置の連続する読出情報の比較が行な
われ、引続いて例えば場合に応じて、読出情報が変化す
ることに基づいて生じる作動状態が変化した装置のアド
レスが読出される（ドイツ連邦共和国特許第１２１３０
０８号明細書参照）。質問された装置、例えば加入者回
路の作動状態の変化に接続しなければならないその都度
必要な作動過程を処理するために必要に応じて読出しを
中断することも公知である（ドイツ連邦共和国特許公開
第１４３７５７６号明細書参照）。
によつて検出される。この種の分散装置に、制御ユニツ
トを用いて規則的に所定の時間間隔で読出される加入者
回路、発信レジスタトランクおよび通話路トランクが属
する。読出情報はそれから、同じ装置から到来するより
以前の読出情報と評価のために比較される。比較結果に
依存して作動過程が交換装置において処理される（ドイ
ツ連邦共和国特許公開第１４３７５７６号明細書、同第
２３１７４００号明細書、ドイツ連邦共和国特許第１２
１３００８号明細書、ドイツ連邦共和国特許出願Ｐ２７
４４ｌｌ８．５号明細書参照）。この種の交換装置にお
いて装置の質問は得られた読出情報の評価にじかにつな
がつているので、従つて２つの異なつた装置の質間の間
でその都度、同じ装置の連続する読出情報の比較が行な
われ、引続いて例えば場合に応じて、読出情報が変化す
ることに基づいて生じる作動状態が変化した装置のアド
レスが読出される（ドイツ連邦共和国特許第１２１３０
０８号明細書参照）。質問された装置、例えば加入者回
路の作動状態の変化に接続しなければならないその都度
必要な作動過程を処理するために必要に応じて読出しを
中断することも公知である（ドイツ連邦共和国特許公開
第１４３７５７６号明細書参照）。
如何なる場合にも、読出情報に基づく制御ユニツトにお
ける処理を、情報が変化した場所にだけ行うようにする
ことが望ましい。
ける処理を、情報が変化した場所にだけ行うようにする
ことが望ましい。
このために、規則的に所定の時間間隔で当該の装置に問
合せ、同じ装置から到来する連続する情報をお互いに比
較しそれから、変化がある場合には制御ユニツトに報知
信号を供給する回路装置を設けることができる（ドイツ
連邦共和国特許公開第２３１７４００号明細書参照）。
本発明は、複数の別のスイッチ回路装置から到来する情
報を規則的に所定の時間間隔でこれらの情報を更に処理
するために受入れる制御ユニツトを備えており、このた
めに、情報の変化に基づいて情報を制御ユニツトによつ
て更に処理する前に、情報をまず前記スイツチ回路装置
に対応する緩衝記憶場所を有するバツフアメモリに記載
しかつ同じスイツチ回路装置から到来する連続する情報
を互いに比較する、時分割チヤネル結合器を具備した、
通信用間接制御交換装置、例えば電話用交換装置に関す
る。
合せ、同じ装置から到来する連続する情報をお互いに比
較しそれから、変化がある場合には制御ユニツトに報知
信号を供給する回路装置を設けることができる（ドイツ
連邦共和国特許公開第２３１７４００号明細書参照）。
本発明は、複数の別のスイッチ回路装置から到来する情
報を規則的に所定の時間間隔でこれらの情報を更に処理
するために受入れる制御ユニツトを備えており、このた
めに、情報の変化に基づいて情報を制御ユニツトによつ
て更に処理する前に、情報をまず前記スイツチ回路装置
に対応する緩衝記憶場所を有するバツフアメモリに記載
しかつ同じスイツチ回路装置から到来する連続する情報
を互いに比較する、時分割チヤネル結合器を具備した、
通信用間接制御交換装置、例えば電話用交換装置に関す
る。
類似の通信用交換装置は、ドイツ連邦共和国特許公告第
２６０２５６１号公報に記載されている。
２６０２５６１号公報に記載されている。
この公報では、時分割チヤネル結合器が設けられている
ことは全く開示されていない。本発明の課題は、制御ユ
ニツトを、複数のスイツチ回路装置から到来する情報に
基づく処理過程によつて出来るだけ僅かしか負荷しない
ようにすることを可能にする交換装置を提供することで
ある。上記の出来るだけ僅かな負荷とは大体において、
この制御ユニツトによる情報の引続く処理に関してこの
制御ユニツトに向けられる時間的な緊急性が低いことで
ある。更に本発明は、上記の関連において利用するべき
メモリは有利にはどのように構成されかつ作動されなけ
ればならないかを示すものである。本発明の課題の要点
は、制御ユニツトを、そこに生ずる情報処理過程の緊急
性に関して出来るだけ大幅に負荷軽減することである。
この課題は本発明によれば次のように解決される。
ことは全く開示されていない。本発明の課題は、制御ユ
ニツトを、複数のスイツチ回路装置から到来する情報に
基づく処理過程によつて出来るだけ僅かしか負荷しない
ようにすることを可能にする交換装置を提供することで
ある。上記の出来るだけ僅かな負荷とは大体において、
この制御ユニツトによる情報の引続く処理に関してこの
制御ユニツトに向けられる時間的な緊急性が低いことで
ある。更に本発明は、上記の関連において利用するべき
メモリは有利にはどのように構成されかつ作動されなけ
ればならないかを示すものである。本発明の課題の要点
は、制御ユニツトを、そこに生ずる情報処理過程の緊急
性に関して出来るだけ大幅に負荷軽減することである。
この課題は本発明によれば次のように解決される。
即ち時間的にフレーム化されていて、スイツチ回路装置
に個々に対応している時分割チヤネルに生じる情報のう
ちその都度１つの情報をレジスタに記憶し、それから比
較装置に供給し、かつこの場合バツフアメモリの、それ
ぞれ当該のスイツチ回路装置の１つに個々に対応してい
る記憶場所から、その前にそこに記憶されている相応の
情報を読出しかつ同様比較装置に供給し、比較装置のこ
れら２つの情報が等しくない場合に、レジスタに記憶さ
れている情報を、バッフアメモリのその都度読出された
記憶場所にもＦｉＦＯ−メモリの記憶場所にも書込むよ
うにし、かつＦｉＦＯ−メモリのこの記憶場所に、バッ
フアメモリの丁度利用された記憶場所のアドレスも書込
み、かつＦｉＦＯ−メモリに記憶されている情報を、制
御ユニツトのルーチンユニツトのアドレスと一緒に、前
記制御ユニツトの動作リズムに相応して、更に処理する
ために取出しかつ制御ユニツトの動作メモリに入力し、
かつこの場合バッフアメモリの記憶場所のアドレスを変
換器を用いて、このアドレスの入力の際利用すべき、動
作メモリの記憶場所のアドレスに変換するのである。ル
ーチンユニツトからの当該の情報を、そこに報知する代
わりにその動作リズムに応じて更に処理するために取出
すようにすることによつて、非常に迅速に相次いで到着
する情報によるその動作の妨害は必然的に回避される。
に個々に対応している時分割チヤネルに生じる情報のう
ちその都度１つの情報をレジスタに記憶し、それから比
較装置に供給し、かつこの場合バツフアメモリの、それ
ぞれ当該のスイツチ回路装置の１つに個々に対応してい
る記憶場所から、その前にそこに記憶されている相応の
情報を読出しかつ同様比較装置に供給し、比較装置のこ
れら２つの情報が等しくない場合に、レジスタに記憶さ
れている情報を、バッフアメモリのその都度読出された
記憶場所にもＦｉＦＯ−メモリの記憶場所にも書込むよ
うにし、かつＦｉＦＯ−メモリのこの記憶場所に、バッ
フアメモリの丁度利用された記憶場所のアドレスも書込
み、かつＦｉＦＯ−メモリに記憶されている情報を、制
御ユニツトのルーチンユニツトのアドレスと一緒に、前
記制御ユニツトの動作リズムに相応して、更に処理する
ために取出しかつ制御ユニツトの動作メモリに入力し、
かつこの場合バッフアメモリの記憶場所のアドレスを変
換器を用いて、このアドレスの入力の際利用すべき、動
作メモリの記憶場所のアドレスに変換するのである。ル
ーチンユニツトからの当該の情報を、そこに報知する代
わりにその動作リズムに応じて更に処理するために取出
すようにすることによつて、非常に迅速に相次いで到着
する情報によるその動作の妨害は必然的に回避される。
この種の情報は、種々異なるメモリを用いて次の処理過
程から入らないようにされる。その際例えば重要でない
情報、即ち先行する所属の情報とは異なつていないよう
な情報が阻止される。ＦｉＦＯ−メモリを使用するとそ
の者渡、最初に入力された情報が例えばこのメモリがシ
フトレジスタのように動作することによつてまず最初に
送出される。これによりこのメモリへの入力過程もこの
メモリからの出力過程とは別個に展開することができる
。従つてそこに含まれている情報の取出しは情報の書込
みによつて強制的には遮断されないので、ルーチンユニ
ツトは妨害されずにその動作リズムに応じて作動するこ
とができる。しかしこのことは、書込み休止期間中に情
報の取出しを行なうことを排除しない。本発明の手段に
よれば記憶された情報の転送の際は遅延は回避できるの
で、有利には時間的に強制されたスケジユールで処理す
べき情報も検出することができる。これには例えば加入
者接続回路およびリンク接続回路から供給されて、加入
者および類似の装置の作動状態に関するかまたはダイヤ
ル情報である情報が属する。従つて制御ユニツトは信号
チヤネルを介してこの種の装置にも接続することができ
る。
程から入らないようにされる。その際例えば重要でない
情報、即ち先行する所属の情報とは異なつていないよう
な情報が阻止される。ＦｉＦＯ−メモリを使用するとそ
の者渡、最初に入力された情報が例えばこのメモリがシ
フトレジスタのように動作することによつてまず最初に
送出される。これによりこのメモリへの入力過程もこの
メモリからの出力過程とは別個に展開することができる
。従つてそこに含まれている情報の取出しは情報の書込
みによつて強制的には遮断されないので、ルーチンユニ
ツトは妨害されずにその動作リズムに応じて作動するこ
とができる。しかしこのことは、書込み休止期間中に情
報の取出しを行なうことを排除しない。本発明の手段に
よれば記憶された情報の転送の際は遅延は回避できるの
で、有利には時間的に強制されたスケジユールで処理す
べき情報も検出することができる。これには例えば加入
者接続回路およびリンク接続回路から供給されて、加入
者および類似の装置の作動状態に関するかまたはダイヤ
ル情報である情報が属する。従つて制御ユニツトは信号
チヤネルを介してこの種の装置にも接続することができ
る。
また制御ユニツトは、制御ユニツト間の情報交換を行う
ことができる時分割チヤネル結合器を介して導びかれて
いる時分割チヤネルを介しても別のユニツトと接続する
ことができる。これらの情報は有利には伝送の信頼度を
高めるためにその都度何度も繰返される。その際本発明
の手段によればこれら情報の検出の際にも当該の制御ユ
ニツトによつて処理すべき情報の数を低減することがで
きる。加入者の質間の際に得られた情報は繰返され一般
に数回も繰返される。次に本発明を図面を用いて詳細に
説明する。
ことができる時分割チヤネル結合器を介して導びかれて
いる時分割チヤネルを介しても別のユニツトと接続する
ことができる。これらの情報は有利には伝送の信頼度を
高めるためにその都度何度も繰返される。その際本発明
の手段によればこれら情報の検出の際にも当該の制御ユ
ニツトによつて処理すべき情報の数を低減することがで
きる。加入者の質間の際に得られた情報は繰返され一般
に数回も繰返される。次に本発明を図面を用いて詳細に
説明する。
第１図に図示の交換装置には、一方は加入者Ｔ１・・・
・・・・・・Ｔｙに接続されていて、他方は制御路を介
して中央制御ユニツトＣＰに接続されている装置部分Ｌ
ＴＧｌ，ＬＴＧ２，ＬＴＧ３が所属している。各装置部
分は更に、中間線路Ｚｌ２，Ｚｌ３およびＺ２３を介し
て互いに接続されている。各装置部分は独自の分散制御
ユニツトを有している。例えば装置部分ＬＴＧｌは分散
制御ユニツトＧＰｌを有している。更にこの装置部分に
は、結合制御部ＳＥＳＣを備えた時分割チヤネル結合器
ＴＳＵが所属している。結合制御部ＳＥＳＣは分散制御
ユニツトＧＰｌから設定命令を受取る。加入者Ｔ１は装
置部分ＬＴＧｌでは加入者接続回路ｔｌおよび別の回路
を介して時分割チヤネル結合器ＴＳＵに接続されている
。加入者接続回路はこＸでは群毎に多段接続回路にまと
められている。加入者接続回路ｔｌ・・・・・・・・・
Ｔ３２は、多段接続回路ＬＴＵｌにまとめられている。
装置部分ＬＴＧｌに複数の多段接続回路が設けられてお
り、これら接続回路に、多段接続回路ＬＴＵ８も属する
。相応する多段接続回路を設けることもでき、これら接
続回路において複数のリンク接続回路がまとめられてお
り、これらリンク接続回路に例えば別の交換装置に通じ
るリンクが接続されている。時分割チヤネル結合器ＴＳ
Ｕに更に信号回路ＳＥＵが接続されており、この信号回
路内に、トーンゼネレータ、呼出し信号発生器、符号送
信機および受信機がまとめられている。それによりこの
信号回路は、種々のトーンおよび呼出し信号およびその
他の必要な符号信号を供給することができる。更にこの
信号回路は、このような信号を評価のために受信するこ
ともできる。加入者接続回路ｔ１・・・・・・・・・Ｔ
３２等および信号回路ＳＥＵは制御ユニツトＧＰｌおよ
び時分割チヤネル結合器ＴＳＵに接続されている。それ
故にこれらの装置は、時分割チヤネル結合器ＴＳＵを介
して場合に応じて互いに結合できる。更にこれらの装置
は、分散制御ユニツトＧＰｌと、しかもこのユニツトに
属する情報バツフアＳＢＵを介して制御晴報を交換する
こともでき、その際前記情報バツフアを用いて時間スケ
ジユールの妨害が回避される。
・・・・・・Ｔｙに接続されていて、他方は制御路を介
して中央制御ユニツトＣＰに接続されている装置部分Ｌ
ＴＧｌ，ＬＴＧ２，ＬＴＧ３が所属している。各装置部
分は更に、中間線路Ｚｌ２，Ｚｌ３およびＺ２３を介し
て互いに接続されている。各装置部分は独自の分散制御
ユニツトを有している。例えば装置部分ＬＴＧｌは分散
制御ユニツトＧＰｌを有している。更にこの装置部分に
は、結合制御部ＳＥＳＣを備えた時分割チヤネル結合器
ＴＳＵが所属している。結合制御部ＳＥＳＣは分散制御
ユニツトＧＰｌから設定命令を受取る。加入者Ｔ１は装
置部分ＬＴＧｌでは加入者接続回路ｔｌおよび別の回路
を介して時分割チヤネル結合器ＴＳＵに接続されている
。加入者接続回路はこＸでは群毎に多段接続回路にまと
められている。加入者接続回路ｔｌ・・・・・・・・・
Ｔ３２は、多段接続回路ＬＴＵｌにまとめられている。
装置部分ＬＴＧｌに複数の多段接続回路が設けられてお
り、これら接続回路に、多段接続回路ＬＴＵ８も属する
。相応する多段接続回路を設けることもでき、これら接
続回路において複数のリンク接続回路がまとめられてお
り、これらリンク接続回路に例えば別の交換装置に通じ
るリンクが接続されている。時分割チヤネル結合器ＴＳ
Ｕに更に信号回路ＳＥＵが接続されており、この信号回
路内に、トーンゼネレータ、呼出し信号発生器、符号送
信機および受信機がまとめられている。それによりこの
信号回路は、種々のトーンおよび呼出し信号およびその
他の必要な符号信号を供給することができる。更にこの
信号回路は、このような信号を評価のために受信するこ
ともできる。加入者接続回路ｔ１・・・・・・・・・Ｔ
３２等および信号回路ＳＥＵは制御ユニツトＧＰｌおよ
び時分割チヤネル結合器ＴＳＵに接続されている。それ
故にこれらの装置は、時分割チヤネル結合器ＴＳＵを介
して場合に応じて互いに結合できる。更にこれらの装置
は、分散制御ユニツトＧＰｌと、しかもこのユニツトに
属する情報バツフアＳＢＵを介して制御晴報を交換する
こともでき、その際前記情報バツフアを用いて時間スケ
ジユールの妨害が回避される。
更にこの分散制御ユニツトに、ルーチンユニツトＳＳＰ
、処理ユニツトＰＵ、動作メモリＭＵおよび入出力制御
部１０Ｐが属し、この入出力制御部に補助メモリＦＤお
よび操作装置ＳＰが接続されている。更にこＸにはデー
タ遠距離伝送端子ＤＦが設けられており、この端子を介
して場合によつては別の交換機と制御データを交換する
ことができる。第１図に図示の装置部分ＬＴＧｌ，ＬＴ
Ｇ２およびＬＴＧ３はすべての組合せにおいて時分割チ
ヤネルが通じた中間線路Ｚｌ２，Ｚｌ３およびＺ２３を
介して接続されている。更に制御ユニツトＧＰｌのよう
な所属の分散制御ユニツトは、相応して構成された中央
制御ユニツトＣＰに接続されている。この中央制御ユニ
ツトは、装置部分ＬＴＧｌ，ＬＴＧ２およびＬＴＧ３の
うち少なくとも２つを介して通じる接続路の形成および
解除の際に協働する。
、処理ユニツトＰＵ、動作メモリＭＵおよび入出力制御
部１０Ｐが属し、この入出力制御部に補助メモリＦＤお
よび操作装置ＳＰが接続されている。更にこＸにはデー
タ遠距離伝送端子ＤＦが設けられており、この端子を介
して場合によつては別の交換機と制御データを交換する
ことができる。第１図に図示の装置部分ＬＴＧｌ，ＬＴ
Ｇ２およびＬＴＧ３はすべての組合せにおいて時分割チ
ヤネルが通じた中間線路Ｚｌ２，Ｚｌ３およびＺ２３を
介して接続されている。更に制御ユニツトＧＰｌのよう
な所属の分散制御ユニツトは、相応して構成された中央
制御ユニツトＣＰに接続されている。この中央制御ユニ
ツトは、装置部分ＬＴＧｌ，ＬＴＧ２およびＬＴＧ３の
うち少なくとも２つを介して通じる接続路の形成および
解除の際に協働する。
その際更に中央制御ユニツトＣＰは、同様に接続路の形
成および解除のために別の制御ユニツトを必要とし、こ
のためにこれらの制御ユニツト間で制御情報が交換され
る。中央制御ユニツトＣＰには、情報バツフアＳＢＵＺ
ｌルーチンユニツトＳＳＰＺｌ処理ユニツトＰＵＺｌメ
モリＭＵｚおよび入出力制御部１０Ｐｚが属し、この入
出力制御部に、補助メモリＦＤｚおよび繰作装置ＳＰｚ
が接続されている。更にこＸにはデータ遠距離伝送端子
ＤＦｚが設けられている。制御ユニツトＧＰｌのような
分散制御ユニツトは各々の場合に、各々の接続要求に対
して生じかつ時間的に強制されたスケジユールで交換機
能を制御する。これらは、加入者回路の問合せ、特に加
入者回路からまたはリンクを介して供給される交換情報
の処理、例えば課金パルスを計数する料金検出および結
合制御用の設定命令の供給が属する。これに対して中央
制御ユニツトＣＰは、装置の部分装置の関係およびその
他の装置と部分装置との関係を考慮しなければならない
交換機能を処理する。これには呼出し番号の選択された
数字の評価、利用すべきスイツチ網出力端子の検索、接
続路の検索および選択およびう回が属する。第２図には
、装置ＬＴＵｌ・・・・・・・・・ＬＴＵ８，ＳＥＵ，
ＳＥＳＣおよびＣＰから到来する情報を記憶するために
用いられる情報バツフアＳＢＵの回路部分を図示してあ
る。
成および解除のために別の制御ユニツトを必要とし、こ
のためにこれらの制御ユニツト間で制御情報が交換され
る。中央制御ユニツトＣＰには、情報バツフアＳＢＵＺ
ｌルーチンユニツトＳＳＰＺｌ処理ユニツトＰＵＺｌメ
モリＭＵｚおよび入出力制御部１０Ｐｚが属し、この入
出力制御部に、補助メモリＦＤｚおよび繰作装置ＳＰｚ
が接続されている。更にこＸにはデータ遠距離伝送端子
ＤＦｚが設けられている。制御ユニツトＧＰｌのような
分散制御ユニツトは各々の場合に、各々の接続要求に対
して生じかつ時間的に強制されたスケジユールで交換機
能を制御する。これらは、加入者回路の問合せ、特に加
入者回路からまたはリンクを介して供給される交換情報
の処理、例えば課金パルスを計数する料金検出および結
合制御用の設定命令の供給が属する。これに対して中央
制御ユニツトＣＰは、装置の部分装置の関係およびその
他の装置と部分装置との関係を考慮しなければならない
交換機能を処理する。これには呼出し番号の選択された
数字の評価、利用すべきスイツチ網出力端子の検索、接
続路の検索および選択およびう回が属する。第２図には
、装置ＬＴＵｌ・・・・・・・・・ＬＴＵ８，ＳＥＵ，
ＳＥＳＣおよびＣＰから到来する情報を記憶するために
用いられる情報バツフアＳＢＵの回路部分を図示してあ
る。
これらの情報は時分割チヤネルを有する個々の線路を介
して伝送できるが、各々複数の時分割チヤネルを備えた
バスを介して伝送することもできる。上に挙げた装置と
レジスタＲとの間に、情報を時分割チヤネルに応じて順
次にレジスタＲに転送するマルチプレクサＭが介挿され
ている。即ちマルチプレクサＭは公知のように時分割多
重方式で、多数のチヤネルから到来する情報を僅かな数
のチヤネルに、この場合はレジスタＲに導かれている唯
一の時分割チヤネルに変換する。この際マルチプレクサ
は情報および前記の装置の周期的な検出も行なう。この
ことは第２図において、これらの装置の符号、即ち符号
ＬＴＵｌ・・・・・・・・・ＬＴＵ８，ＳＥＵ，ＳＥＳ
ＣおよびＣＰが付されている複数の線をマルチプレクサ
Ｍに導びくことによつて示してある。その都度生じる情
報はバイト毎に構成でき、それからまたバイト毎にマル
チプレクサＭからレジスタＲに転送される。その際レジ
スタは情報をバイト毎に直列に記憶し、このレジスタに
接続されているバッフアメモリＢの記憶場所に各々バイ
ト毎に並列に転送できる。その際レジスタは同時に情報
を直列−並列一変換するために用いられる。更にアドレ
ス計数器Ｃが設けられており、この計数器はバツフアメ
モリＢとマルチプレクサＭに接続されており、バッフア
メモリの記憶場所を周期的に繰返して情報を書込むよう
に制御し、更にマルチプレクサをバッフアメモリＢの呼
出された記憶場所に、相応する時分割チヤネルに生じる
情報を供給するようにする。
して伝送できるが、各々複数の時分割チヤネルを備えた
バスを介して伝送することもできる。上に挙げた装置と
レジスタＲとの間に、情報を時分割チヤネルに応じて順
次にレジスタＲに転送するマルチプレクサＭが介挿され
ている。即ちマルチプレクサＭは公知のように時分割多
重方式で、多数のチヤネルから到来する情報を僅かな数
のチヤネルに、この場合はレジスタＲに導かれている唯
一の時分割チヤネルに変換する。この際マルチプレクサ
は情報および前記の装置の周期的な検出も行なう。この
ことは第２図において、これらの装置の符号、即ち符号
ＬＴＵｌ・・・・・・・・・ＬＴＵ８，ＳＥＵ，ＳＥＳ
ＣおよびＣＰが付されている複数の線をマルチプレクサ
Ｍに導びくことによつて示してある。その都度生じる情
報はバイト毎に構成でき、それからまたバイト毎にマル
チプレクサＭからレジスタＲに転送される。その際レジ
スタは情報をバイト毎に直列に記憶し、このレジスタに
接続されているバッフアメモリＢの記憶場所に各々バイ
ト毎に並列に転送できる。その際レジスタは同時に情報
を直列−並列一変換するために用いられる。更にアドレ
ス計数器Ｃが設けられており、この計数器はバツフアメ
モリＢとマルチプレクサＭに接続されており、バッフア
メモリの記憶場所を周期的に繰返して情報を書込むよう
に制御し、更にマルチプレクサをバッフアメモリＢの呼
出された記憶場所に、相応する時分割チヤネルに生じる
情報を供給するようにする。
即ちアドレス計数器はバツフアメモリＢの記憶場所のア
ドレスを供給し、これらアドレスは更に制御のためにデ
コーダＤによつてデコードされる。更にアドレス計数器
はこの場合種々の時分割チヤネルを介して伝送される情
報を、記憶場所の呼出しに相応して適時に取出すように
制御する。これにより情報が正確に周期的に、種々の時
分割チヤネルに相応して、バツフアメモリＢの記憶場所
に到着するようにされる。その際記憶場所にその前に記
憶されていた情報は入替えられる。しかしレジスタＲに
よつて記憶された各情報は、バツフアメモリＢの記憶場
所に転送されるのではない。この場合、バツフアメモリ
ＢおよびレジスタＲに接続されている比較装置Ｖが協働
する。アドレス計数器ＣによつてバツフアメモリＢの記
憶場所を制御するとそこに既に記憶されていた情報、更
にその都度レジスタＲに記憶されている情報は比較のた
めに比較装置Ｖに供給される。これらの情報が等しくな
い場合にだけ比較装置Ｖは制御情報を供給し、この制御
情報はＡＮＤ素子ＧｉｌおよびＧｉ２に達する。これら
のＡＮＤ素子はレジスタＲからバツフアメモリＢおよび
ＦｉＦＯ−メモリＦに通じている線路に設けられている
。従つてレジスタＲからの情報は、比較装置が制御情報
を供給した場合にだけ前記の２つのメモリに達すること
ができる。ＡＮＤ一素子ＧｉｌおよびＧｉ２はこの場合
その都度、１バイトの情報を転送できるように形成され
ている。この場合アドレス計数器Ｃ＜）ＦｉＦＯ−メモ
リＦに、しかも同様にＡＮＤ素子を介して接続されてい
る。このＡＮＤ素子Ｇａは比較装置Ｖにも接続されてい
る。従つてＦｉＦＯ−メモリに情報が書込まれると、バ
ツフアメモリＢの丁度その時制御された記憶場所のアド
レスも供給され、かつ書込まれる。従つてＦｉＦＯ−メ
モリに記憶されている情報はこの場合その情報源につい
てのデータも補充される。ＦｉＦＯ−メモリはシフトレ
ジスタとして構成されている。
ドレスを供給し、これらアドレスは更に制御のためにデ
コーダＤによつてデコードされる。更にアドレス計数器
はこの場合種々の時分割チヤネルを介して伝送される情
報を、記憶場所の呼出しに相応して適時に取出すように
制御する。これにより情報が正確に周期的に、種々の時
分割チヤネルに相応して、バツフアメモリＢの記憶場所
に到着するようにされる。その際記憶場所にその前に記
憶されていた情報は入替えられる。しかしレジスタＲに
よつて記憶された各情報は、バツフアメモリＢの記憶場
所に転送されるのではない。この場合、バツフアメモリ
ＢおよびレジスタＲに接続されている比較装置Ｖが協働
する。アドレス計数器ＣによつてバツフアメモリＢの記
憶場所を制御するとそこに既に記憶されていた情報、更
にその都度レジスタＲに記憶されている情報は比較のた
めに比較装置Ｖに供給される。これらの情報が等しくな
い場合にだけ比較装置Ｖは制御情報を供給し、この制御
情報はＡＮＤ素子ＧｉｌおよびＧｉ２に達する。これら
のＡＮＤ素子はレジスタＲからバツフアメモリＢおよび
ＦｉＦＯ−メモリＦに通じている線路に設けられている
。従つてレジスタＲからの情報は、比較装置が制御情報
を供給した場合にだけ前記の２つのメモリに達すること
ができる。ＡＮＤ一素子ＧｉｌおよびＧｉ２はこの場合
その都度、１バイトの情報を転送できるように形成され
ている。この場合アドレス計数器Ｃ＜）ＦｉＦＯ−メモ
リＦに、しかも同様にＡＮＤ素子を介して接続されてい
る。このＡＮＤ素子Ｇａは比較装置Ｖにも接続されてい
る。従つてＦｉＦＯ−メモリに情報が書込まれると、バ
ツフアメモリＢの丁度その時制御された記憶場所のアド
レスも供給され、かつ書込まれる。従つてＦｉＦＯ−メ
モリに記憶されている情報はこの場合その情報源につい
てのデータも補充される。ＦｉＦＯ−メモリはシフトレ
ジスタとして構成されている。
従つてメモリに記憶されている情報はバイト毎に、レジ
スタＲおよびアドレス計数器Ｃに接続されている入力側
から出力側へシフトされ、出力側を介して情報はバイト
毎に動作メモリＭＵに直接乃至変換器Ｕを介して動作メ
モリＭＵに転送される。動作メモリＭＵへの転送は第２
図では矢印を付して示してある。ＦｉＦＯ−メモリＦに
は、Ａｂで示してある線路も通じている。図示の矢印は
、このメモリの出力側によつて制御ユニツトＧＰｌのル
ーチンユニツトＳＳＰから情報がメモリの動作リズムに
相応して取出されることを示している。クロック制御に
よつて例えば公知のように、情報の入力、情報の取出し
およびＦｉＦＯ−メモリ内での情報のシフトが、相互の
妨害が生じることなしに処理されるようにすることがで
きる。ＦｉＦＯ−メモリＦの記憶場所の数は交換しよう
とする通信を考慮して決めることができる。しかしＦｉ
ＦＯ−メモリの記憶場所の数は、バツフアメモリＢの記
憶場所の数よりも少なくすることができる。その理由は
レジスタＲに記憶される各情報が、所属のそれ以前に記
憶された情報とは異なるということは考慮しなくてよい
からである。例えば加入者接続回路は、そこで変化した
情報が供給されるより著しく頻ぱんに読出される。既述
のように特に中央制御ユニツトＣＰから供給される情報
も変化されずに何回も繰返される。従つてＦｉＦＯメモ
リに要するコストを節約できる。比較された情報の不一
致を表わす制御情報も付加的にＦｉＦＯ−メモリＦに記
憶することができる。
スタＲおよびアドレス計数器Ｃに接続されている入力側
から出力側へシフトされ、出力側を介して情報はバイト
毎に動作メモリＭＵに直接乃至変換器Ｕを介して動作メ
モリＭＵに転送される。動作メモリＭＵへの転送は第２
図では矢印を付して示してある。ＦｉＦＯ−メモリＦに
は、Ａｂで示してある線路も通じている。図示の矢印は
、このメモリの出力側によつて制御ユニツトＧＰｌのル
ーチンユニツトＳＳＰから情報がメモリの動作リズムに
相応して取出されることを示している。クロック制御に
よつて例えば公知のように、情報の入力、情報の取出し
およびＦｉＦＯ−メモリ内での情報のシフトが、相互の
妨害が生じることなしに処理されるようにすることがで
きる。ＦｉＦＯ−メモリＦの記憶場所の数は交換しよう
とする通信を考慮して決めることができる。しかしＦｉ
ＦＯ−メモリの記憶場所の数は、バツフアメモリＢの記
憶場所の数よりも少なくすることができる。その理由は
レジスタＲに記憶される各情報が、所属のそれ以前に記
憶された情報とは異なるということは考慮しなくてよい
からである。例えば加入者接続回路は、そこで変化した
情報が供給されるより著しく頻ぱんに読出される。既述
のように特に中央制御ユニツトＣＰから供給される情報
も変化されずに何回も繰返される。従つてＦｉＦＯメモ
リに要するコストを節約できる。比較された情報の不一
致を表わす制御情報も付加的にＦｉＦＯ−メモリＦに記
憶することができる。
このためにこのメモリの入力側は比較装置Ｖにも接続さ
れている。この制御情報は、情報バツフアの正確な動作
をするための冗長情報として利用することができる。こ
の制御情報は、ＦｉＦＯ−メモリＦの出力側を介して情
報が動作メモリＭＵ乃至変換器Ｕに転送されたときに、
書込まれた情報同様に所属のアドレスと一緒に消去され
る。本発明の方法を用いて有利には制御ユニツトＧＰｌ
によつてそこで必要とされるすべての情報は同じように
第２図に図示の装置を介して検出される。
れている。この制御情報は、情報バツフアの正確な動作
をするための冗長情報として利用することができる。こ
の制御情報は、ＦｉＦＯ−メモリＦの出力側を介して情
報が動作メモリＭＵ乃至変換器Ｕに転送されたときに、
書込まれた情報同様に所属のアドレスと一緒に消去され
る。本発明の方法を用いて有利には制御ユニツトＧＰｌ
によつてそこで必要とされるすべての情報は同じように
第２図に図示の装置を介して検出される。
その際変換器Ｕはすぐにこれら情報を記憶するために利
用すべき、制御ユニツトＧＰｌの動作メモリＭＵの記憶
場所も供給する。即ち変換器Ｕは、バツフアメモリＢの
記憶場所に対応している記憶場所アドレスに代わつて、
スイツチ回路装置ＳＥＵないしＳＥＳＣ（第２図）の種
々異なつた時分割チヤネルに相応する（その際これに関
する記憶場所の構成は、これらスイッチ回路装置の順位
、従つてこれら時分割チヤネルのタイムスロツトの割当
て順序に相応することができる）情報を動作メモリＭＵ
に書込むための記憶場所アドレスを使用することを可能
にし、その際記憶場所アドレスは、この動作メモリとの
関連において制御すべき処理過程に適したものである。
本発明の構成によれば、接続回路、所属の時分割チヤネ
ル結合器、およびこの結合器の結合制御部、信号回路お
よび中央制御ユニツトが必要とする情報が検出される。
情報バッフアＳＢＵを介してこれらの装置に供給すべき
情報は相応の方法で、情報バッフアＳＢＵの図示してい
ない回路部分を介してこれらの装置に送出することがで
きる。
用すべき、制御ユニツトＧＰｌの動作メモリＭＵの記憶
場所も供給する。即ち変換器Ｕは、バツフアメモリＢの
記憶場所に対応している記憶場所アドレスに代わつて、
スイツチ回路装置ＳＥＵないしＳＥＳＣ（第２図）の種
々異なつた時分割チヤネルに相応する（その際これに関
する記憶場所の構成は、これらスイッチ回路装置の順位
、従つてこれら時分割チヤネルのタイムスロツトの割当
て順序に相応することができる）情報を動作メモリＭＵ
に書込むための記憶場所アドレスを使用することを可能
にし、その際記憶場所アドレスは、この動作メモリとの
関連において制御すべき処理過程に適したものである。
本発明の構成によれば、接続回路、所属の時分割チヤネ
ル結合器、およびこの結合器の結合制御部、信号回路お
よび中央制御ユニツトが必要とする情報が検出される。
情報バッフアＳＢＵを介してこれらの装置に供給すべき
情報は相応の方法で、情報バッフアＳＢＵの図示してい
ない回路部分を介してこれらの装置に送出することがで
きる。
第１図は、本発明の、時分割チャネル結合器を備えた電
話交換装置の実施例を示すプロツク図であり、第２図は
更に処理すべき情報を中間記憶および取出すために必要
なメモリおよびその他の装置を備えた回路装置のプロッ
ク図である。 Ｔ１・・・・・・・・・Ｔｙ・・・・・・加入者、ＬＴ
Ｇｌ・・・・・・・・・ＬＴＧ３・・・・・・装置部分
、ＣＰ・・・・・・中央制御ユニツト、Ｚｌ２，Ｚｌ３
，Ｚ２３・・・・・・中間リンク、ＧＰｌ・・・・・・
分散制御ユニツト、ＳＥＳＣ・・・・・・結合制御部、
ＴＳＵ・・・・・・時分割チャネル結合器、ｔ１・・・
・・・・・・Ｔ３２・・・・・・加入者接続回路、ＳＥ
Ｕ・・・・・・信号回路、ＳＢＵ，ＳＢＵＺ・・・・・
・情報バツフア、ＳＳＰ，ＳＳＰｚ・・・・・・ルーチ
ンユニツト、ＭＵ・・・・・・動作メモリ、ＰＵ，ＰＵ
ｚ・・・・・・処理ユニツト、１０Ｐ，１０Ｐｚ・・・
・・・入出力制御部、ＦＤ，ＦＤｚ・・・・・・補助メ
モリ、ＳＰ，ＳＰｚ・・・・・・操作装置、ＤＦ，ＤＦ
ｚ・・・・・・データ遠距離伝送端子、Ｆ・・・・・・
ＦｉＦＯ−メモリ、Ｒ・・・・・・レジスタ、Ｃ・・・
・・・アドレス計数器、Ｍ・・・・・・マルチプレクサ
、Ｄ・・・・・・デコーダ、Ｖ・・・・・・比較装置、
Ｕ・・・・・・変換器。
話交換装置の実施例を示すプロツク図であり、第２図は
更に処理すべき情報を中間記憶および取出すために必要
なメモリおよびその他の装置を備えた回路装置のプロッ
ク図である。 Ｔ１・・・・・・・・・Ｔｙ・・・・・・加入者、ＬＴ
Ｇｌ・・・・・・・・・ＬＴＧ３・・・・・・装置部分
、ＣＰ・・・・・・中央制御ユニツト、Ｚｌ２，Ｚｌ３
，Ｚ２３・・・・・・中間リンク、ＧＰｌ・・・・・・
分散制御ユニツト、ＳＥＳＣ・・・・・・結合制御部、
ＴＳＵ・・・・・・時分割チャネル結合器、ｔ１・・・
・・・・・・Ｔ３２・・・・・・加入者接続回路、ＳＥ
Ｕ・・・・・・信号回路、ＳＢＵ，ＳＢＵＺ・・・・・
・情報バツフア、ＳＳＰ，ＳＳＰｚ・・・・・・ルーチ
ンユニツト、ＭＵ・・・・・・動作メモリ、ＰＵ，ＰＵ
ｚ・・・・・・処理ユニツト、１０Ｐ，１０Ｐｚ・・・
・・・入出力制御部、ＦＤ，ＦＤｚ・・・・・・補助メ
モリ、ＳＰ，ＳＰｚ・・・・・・操作装置、ＤＦ，ＤＦ
ｚ・・・・・・データ遠距離伝送端子、Ｆ・・・・・・
ＦｉＦＯ−メモリ、Ｒ・・・・・・レジスタ、Ｃ・・・
・・・アドレス計数器、Ｍ・・・・・・マルチプレクサ
、Ｄ・・・・・・デコーダ、Ｖ・・・・・・比較装置、
Ｕ・・・・・・変換器。
Claims (1)
- 【特許請求の範囲】 １ 複数の別のスイッチ回路装置ＬＴＵ１・・・・・・
・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットＧＰ１を備
えており、このために、情報の変化に基づいて情報を制
御ユニットＧＰ１によつて更に処理する前に、情報をま
ず、前記スイッチ回路装置ＬＴＵ１・・・・・・・・・
ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵに対応する
緩衝記憶場所を有するバッファメモリＢに記憶しかつ同
じスイッチ回路装置ＬＴＵ１・・・・・・・・・ＬＴＵ
８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから到来する連続
する情報を互いに比較する、時分割チャネル結合器を具
備した通信用間接制御交換装置において、時間的にフレ
ーム化されていて、スイッチ回路装置ＬＴＵ１・・・・
・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵ
に個々に対応している時分割チャネルに生じる情報のう
ちその都度１つの情報をレジスタＲに記憶し、それから
比較装置Ｖに供給し、かつこの場合バッファメモリＢの
、それぞれ当該のスイッチ回路装置ＬＴＵ１・・・・・
・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵの
１つに個々に対応している記憶場所から、その前にそこ
に記憶されている相応の情報から読出しかつ同様比較装
置Ｖに供給し、比較装置Ｖのこれら２つの情報が等しく
ない場合に、レジスタＲに記憶されている情報を、バッ
ファメモリＢのその都度読出された記憶場所にもＦｉＦ
ｏ−メモリＦの記憶場所にも書込むようにし、かつ該Ｆ
ｉＦｏ−メモリＦの該記憶場所に、バッファメモリＢの
丁度利用された記憶場所のアドレスも書込み、かつＦｉ
Ｆｏ−メモリＦに記憶されている情報を、制御ユニット
ＧＰ１のルーチンユニットＳＳＰのアドレスと一緒に、
前記制御ユニットの動作リズムに相応して、更に処理す
るために取出しかつ制御ユニットＧＰ１の動作メモリＭ
Ｕに入力し、かつこの場合バッファメモリＢの記憶場所
のアドレスを、変換器Ｕを用いいて、該アドレスの入力
の際利用すべき、動作メモリＭＵの記憶場所のアドレス
に変換することを特徴とする間接制御交換装置。 ２ 複数の別のスイッチ回路装置ＬＴＵ１・・・・・・
・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＵＳ、ＳＥＵから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットＧＰ１を備
えており、このために、情報の変化に基づいて情報を制
御ユニットＧＰ１によつて更に処理する前に、情報をま
ず、前記スイッチ回路装置ＬＴＵ１・・・・・・・・・
ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵに対応する
緩衝記憶場所を有するバッファメモリＢに記憶しかつ同
じスイッチ回路装置ＬＴＵ１・・・・・・・・・ＬＴＵ
８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから到来する連続
する情報を互いに比較する、時分割チャネル結合器を具
備した通信用間接制御交換装置において、時間的にフレ
ーム化されていて、スイッチ回路装置ＬＴＵ１・・・・
・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵ
に個々に対応している時分割チャネルに生じる情報のう
ちその都度１つの情報をレジスタＲに記憶し、それから
比較装置Ｖに供給し、その際前記スイッチ回路装置ＬＴ
Ｕ１・・・・・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、Ｔ
ＳＵ、ＳＥＵと前記レジスタＲとの間にマルチプレクサ
Ｍを介挿し、該マルチプレクサが時分割チャネルの情報
を順次にレジスタＲに転送するようにし、かつこの場合
バッファメモリＢの、それぞれ当該のスイッチ回路装置
ＬＴＵ１・・・・・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ
、ＴＳＵ、ＳＥＵの１つに個々に対応している記憶場所
から、その前にそこに記憶されている相応の情報を読出
しかつ同様比較装置Ｖに供給し、比較装置Ｖのこれら２
つの情報が等しくない場合に、レジスタＲに記憶されて
いる情報を、バッファメモリＢのその都度読出された記
憶場所にもＦｉＦｏ−メモリＦの記憶場所にも書込むよ
うにし、かつ該ＦｉＦｏ−メモリＦの該記憶場所に、バ
ッファメモリＢの丁度利用された記憶場所のアドレスも
書込み、かつＦｉＦｏ−メモリＦに記憶されている情報
を、制御ユニットＧＰ１のルーチンユニットＳＳＰのア
ドレスと一緒に、前記制御ユニットの動作リズムに相応
して、更に処理するために取出しかつ制御ユニットＧＰ
１の動作メモリＭＵに入力し、かつこの場合バッファメ
モリＢの記憶場所のアドレスを、変換器Ｕを用いて、該
アドレスの入力の際利用すべき動作メモリＭＵの記憶場
所のアドレスに変換することを特徴とする間接制御交換
装置。 ３ レジスタＲが情報をバイト毎に直列に記憶しかつ情
報をバッファメモリＢの各記憶場所にバイト毎に並列に
転送する特許請求の範囲第２項記載の間接制御交換装置
。 ４ 複数の別のスイッチ回路装置ＬＴＵ１・・・・・・
・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットＧＰ１を備
えており、このために情報の変化に基づいて情報を制御
ユニットＧＰ１によつて更に処理する前に、情報をまず
、前記スイッチ回路装置ＬＴＵ１・・・・・・・・・Ｌ
ＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＣに対応する緩
衝記憶場所を有するバッファメモリＢに記憶しかつ同じ
スイッチ回路装置ＬＴＵ１・・・・・・・・・ＬＴＵ８
、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから到来する連続す
る情報を互いに比較する、時分割チャネル結合器を具備
した通信用間接制御交換装置において、時間的にフレー
ム化されていて、スイッチ回路装置ＬＴＵ１・・・・・
・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵに
個々に対応している時分割チャネルに生じる情報のうち
その都度１つの情報をレジスタＲに記憶し、それから比
較装置Ｖに供給し、その際前記スイッチ回路装置ＬＴＵ
１・・・・・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳ
Ｕ、ＳＥＵと前記レジスタＲとの間にマルチプレクサＭ
を介挿し、該マルチプレクサが時分割チャネルの情報を
順次にレジスタＲに転送するようにし、かつバッファメ
モリＢおよびマルチプレクサＭに接続されていて、バッ
ファメモリＢの記憶場所を周期的に繰返して情報を書込
むように制御しかつマルチプレクサを、呼出された記憶
場所に相応する時分割チャネルに生じた情報を供給する
ようにするアドレス計数器Ｃを設け、かつこの場合バッ
ファメモリＢの、それぞれ当該のスイッチ回路装置ＬＴ
Ｕ１・・・・・・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、Ｔ
ＳＵ、ＳＥＵの１つに個々に対応している記憶場所から
、その前にそこに記憶されている相応の情報を読出しか
つ同様比較装置Ｖに供給し、比較装置Ｖのこれら２つの
情報が等しくない場合に、レジスタＲに記憶されている
情報を、バッファメモリＢのその都度読出された記憶場
所にもＦｉＦｏ−メモリＦの記憶場所にも書込むように
し、かつ該ＦｉＦｏ−メモリＦの該記憶場所にバッファ
メモリＢの丁度利用された記憶場所のアドレスも書込み
、かつＦｉＦｏ−メモリＦに記憶されている情報を、制
御ユニットＧＰ１のルーチンユニットＳＳＰのアドレス
と一緒に、前記制御ユニットの動作リズムに相応して、
更に処理するために取出しかつ制御ユニットＧＰ１の動
作メモリＭＵに入力し、かつこの場合バッファメモリＢ
の記憶場所のアドレスを変換器Ｕを用いて、該アドレス
の入力の際利用すべき動作メモリＭＵの記憶場所のアド
レスに変換することを特徴とする間接制御交換装置。 ５ 比較装置ＶをバッファメモリＢおよびレジスタＲに
接続し、該比較装置に、記憶場所の制御の際そこに既に
記憶されている情報およびその都度レジスタＲに記憶さ
れている情報を供給して、比較する特許請求の範囲第４
項記載の間接制御交換装置。 ６ アドレス計数器ＣをＦｉＦｏ−メモリＦに接続し、
そこに必要に応じて丁度制御された記憶場所のアドレス
を供給する特許請求の範囲第４項記載の間接制御交換装
置。 ７ ＦｉＦｏ−メモリＦをシフトレジスタとして構成し
、該ＦｉＦｏ−メモリが情報をバイト毎に、レジスタＲ
およびアドレス計数器Ｃに接続されている入力側から出
力側へシフトし、該出力側を介して情報をバイト毎に動
作メモリＭＵおよび変換器Ｕに転送する特許請求の範囲
第４項記載の間接制御交換装置。 ８ ＦｉＦｏ−メモリＦの記憶場所はバッファメモリＢ
の記憶場所より少ない特許請求の範囲第７項記載の間接
制御交換装置。 ９ ＦｉＦｏ−メモリＦの入力側を比較装置Ｖにも接続
し、該比較装置がＦｉＦｏ−メモリＦに比較される情報
の不一致に関して記憶すべき情報を必要に応じて供給す
る特許請求の範囲第７項記載の間接制御交換装置。 １０ 複数の別のスイッチ回路装置ＬＴＵ１・・・・・
・・・・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＣか
ら到来する情報を規則的に所定の時間間隔でこれらの情
報を更に処理するために受入れる制御ユニットＧＰ１を
備えており、このために、情報の変化に基づいて情報を
制御ユニットＧＰ１によつて更に処理する前に、情報を
まず、前記スイッチ回路装置ＬＴＵ１・・・・・・・・
・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵに対応す
る緩衝記憶場所を有するバッファメモリＢに記憶しかつ
同じスイッチ回路装置ＬＴＵ１・・・・・・・・・ＬＴ
Ｕ８、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵから到来する連
続する情報を互いに比較する、時分割チャネル結合器を
具備した通信用間接制御交換装置において、制御ユニッ
トＧＰを信号チャネルを介して次の装置、即ち各々複数
の加入者接続回路ｔ１・・・・・・・・・ｔ３２・・・
・・・・・・および所属の回路を有しているかまたは複
数のリンク接続回路を有している多段接続回路ＬＴＵ１
・・・・・・・・・ＬＴＵ８と、これら接続回路に対応
している時分割チャネル結合器ＴＳＵに対する結合制御
部ＳＥＳＣと、前記時分割チャネル結合器ＴＳＵを介し
て中央制御ユニットＣＰと、トーンゼネレータ、呼出し
信号発生器、符号送信機および符号受信機がまとめられ
ている信号回路ＳＥＵとに接続し時間的にフレーム化さ
れていて、スイッチ回路装置ＬＴＵ１・・・・・・・・
・ＬＴＵ８、ＣＰ、ＳＥＳＣ、ＴＳＵに個々に対応して
いる時分割チャネルに生じる情報のうちその都度１つの
情報をレジスタＲに記憶し、それから比較装置Ｖに供給
し、かつこの場合バッファメモリＢの、それぞれ当該の
スイッチ回路装置ＬＴＵ１・・・・・・・・・ＬＴＵ８
、ＣＰ、ＳＥＳＣ、ＴＳＵ、ＳＥＵの１つに個々に対応
している記憶場所から、その前にそこに記憶されている
相応の情報を読出しかつ同様比較装置Ｖに供給し、比較
装置Ｖのこれら２つの情報が等しくない場合に、レジス
タＲに記憶されている情報を、バッファメモリＢのその
都度読出された記憶場所にもＦｉＦｏ−メモリＦの記憶
場所にも書込むようにし、かつ該ＦｉＦｏ−メモリＦの
該記憶場所にバッファメモリＢの丁度利用された記憶場
所のアドレスも書込み、かつＦｉＦｏ−メモリＦに記憶
されている情報を、制御ユニットＧＰ１のルーチンユニ
ットＳＳＰのアドレスと一緒に、前記制御ユニットの動
作リズムに相応して、更に処理するために取出しかつ制
御ユニットＧＰ１の動作メモリＭＵに入力し、かつこの
場合バッファメモリＢの記憶場所のアドレスを変換器Ｕ
を用いて、該アドレスの入力の際利用すべき動作メモリ
ＭＵの記憶場所のアドレスに変換することを特徴とする
間接制御交換装置。 １１ 制御ユニットＧＰは分散制御ユニットとしてこの
制御ユニットに接続されている加入者接続回路およびリ
ンク接続回路並びに時分割チャネル結合器ＴＳＵに対す
る交換機能を処理し、中央制御ユニットＣＰは時分割チ
ャネル結合器ＴＳＵと、個々に固有の分散制御ユニット
および所属の接続回路を有する別の時分割チャネル結合
器との関連を考慮しなければならない交換機能を処理す
る特許請求の範囲第１０項記載の間接制御交換装置。 １２ 情報を信号チャネルを介して、伝送の信頼度を高
めるためにその都度何度も繰返して送出する特許請求の
範囲第１０項記載の間接制御交換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE000P28349168 | 1978-08-09 | ||
| DE19782834916 DE2834916A1 (de) | 1978-08-09 | 1978-08-09 | Indirekt gesteuerte vermittlungsanlage, insbesondere mit zeitkanalkopplern ausgeruestete fernsprechvermittlungsanlage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525298A JPS5525298A (en) | 1980-02-22 |
| JPS5937635B2 true JPS5937635B2 (ja) | 1984-09-11 |
Family
ID=6046606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54100317A Expired JPS5937635B2 (ja) | 1978-08-09 | 1979-08-08 | 間接制御交換装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0008065B1 (ja) |
| JP (1) | JPS5937635B2 (ja) |
| AT (1) | ATE2870T1 (ja) |
| DE (2) | DE2834916A1 (ja) |
| FI (1) | FI67985C (ja) |
| ZA (1) | ZA794157B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2451141A1 (fr) * | 1979-03-08 | 1980-10-03 | Cit Alcatel | Autocommutateur a reseau de connexion numerique |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH543207A (de) * | 1972-04-04 | 1973-10-15 | Generaldirektion Ptt Hasler Ag | Verfahren zur Prüfung der Multiplexleitungen in einem zentral gesteuerten digitalen Fernmelde-Vermittlungsnetz |
| IT1011782B (it) * | 1974-04-26 | 1977-02-10 | Cselt Centro Studi Lab Telecom | Riconoscitore numerico di criteri di segnalazione |
| FR2298915A2 (fr) * | 1975-01-22 | 1976-08-20 | Cit Alcatel | Systeme d'articulation et de gestion pour central de telecommunications |
| DE2526115A1 (de) * | 1975-06-11 | 1976-12-16 | Siemens Ag | Verfahren und anordnung zum datenaustausch zwischen einer zentralen funktionseinheit und dezentralen funktionseinheiten einer im zeitmultiplexbetrieb arbeitenden nachrichtenverarbeitungsanlage |
| FR2335896A1 (fr) * | 1975-12-19 | 1977-07-15 | Constr Telephoniques | Systeme de transfert d'evenements de signalisation |
| IT1074180B (it) * | 1976-10-29 | 1985-04-17 | Sits Soc It Telecom Siemens | Unita' di interfaccia atta a consentire lo scambio di dati tra un elaboratore ed una unita' periferica funzionate secondo il principio della divisione di tempo |
| US4127742A (en) * | 1977-09-01 | 1978-11-28 | International Telephone And Telegraph Corporation | Time division telecommunication system |
| DE2744118A1 (de) | 1977-09-30 | 1979-04-12 | Siemens Ag | Schaltungsanordnung fuer fernmeldevermittlungsanlagen, insbesondere fernsprechvermittlungsanlagen mit schalteinrichtungen und ihnen gemeinsamen abfrageeinrichtungen |
-
1978
- 1978-08-09 DE DE19782834916 patent/DE2834916A1/de not_active Withdrawn
-
1979
- 1979-07-31 DE DE7979102728T patent/DE2965069D1/de not_active Expired
- 1979-07-31 AT AT79102728T patent/ATE2870T1/de not_active IP Right Cessation
- 1979-07-31 EP EP79102728A patent/EP0008065B1/de not_active Expired
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