JPS5937635B2 - 間接制御交換装置 - Google Patents
間接制御交換装置Info
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- JPS5937635B2 JPS5937635B2 JP54100317A JP10031779A JPS5937635B2 JP S5937635 B2 JPS5937635 B2 JP S5937635B2 JP 54100317 A JP54100317 A JP 54100317A JP 10031779 A JP10031779 A JP 10031779A JP S5937635 B2 JPS5937635 B2 JP S5937635B2
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- sesc
- tsu
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Telephonic Communication Services (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Rehabilitation Tools (AREA)
- Television Systems (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】
交換装置において種々異なつた装置に順番に生じる情報
について所謂質問原理にしたがつて読出すことは公知で
ある(6レヒナーゲシユトイエルテ・フエアミツトルン
グスアンラーゲン′21972年、第116乃至121
頁参照)。
について所謂質問原理にしたがつて読出すことは公知で
ある(6レヒナーゲシユトイエルテ・フエアミツトルン
グスアンラーゲン′21972年、第116乃至121
頁参照)。
この際特に作動状態の変化がその評価のために分散装置
によつて検出される。この種の分散装置に、制御ユニツ
トを用いて規則的に所定の時間間隔で読出される加入者
回路、発信レジスタトランクおよび通話路トランクが属
する。読出情報はそれから、同じ装置から到来するより
以前の読出情報と評価のために比較される。比較結果に
依存して作動過程が交換装置において処理される(ドイ
ツ連邦共和国特許公開第1437576号明細書、同第
2317400号明細書、ドイツ連邦共和国特許第12
13008号明細書、ドイツ連邦共和国特許出願P27
44ll8.5号明細書参照)。この種の交換装置にお
いて装置の質問は得られた読出情報の評価にじかにつな
がつているので、従つて2つの異なつた装置の質間の間
でその都度、同じ装置の連続する読出情報の比較が行な
われ、引続いて例えば場合に応じて、読出情報が変化す
ることに基づいて生じる作動状態が変化した装置のアド
レスが読出される(ドイツ連邦共和国特許第12130
08号明細書参照)。質問された装置、例えば加入者回
路の作動状態の変化に接続しなければならないその都度
必要な作動過程を処理するために必要に応じて読出しを
中断することも公知である(ドイツ連邦共和国特許公開
第1437576号明細書参照)。
によつて検出される。この種の分散装置に、制御ユニツ
トを用いて規則的に所定の時間間隔で読出される加入者
回路、発信レジスタトランクおよび通話路トランクが属
する。読出情報はそれから、同じ装置から到来するより
以前の読出情報と評価のために比較される。比較結果に
依存して作動過程が交換装置において処理される(ドイ
ツ連邦共和国特許公開第1437576号明細書、同第
2317400号明細書、ドイツ連邦共和国特許第12
13008号明細書、ドイツ連邦共和国特許出願P27
44ll8.5号明細書参照)。この種の交換装置にお
いて装置の質問は得られた読出情報の評価にじかにつな
がつているので、従つて2つの異なつた装置の質間の間
でその都度、同じ装置の連続する読出情報の比較が行な
われ、引続いて例えば場合に応じて、読出情報が変化す
ることに基づいて生じる作動状態が変化した装置のアド
レスが読出される(ドイツ連邦共和国特許第12130
08号明細書参照)。質問された装置、例えば加入者回
路の作動状態の変化に接続しなければならないその都度
必要な作動過程を処理するために必要に応じて読出しを
中断することも公知である(ドイツ連邦共和国特許公開
第1437576号明細書参照)。
如何なる場合にも、読出情報に基づく制御ユニツトにお
ける処理を、情報が変化した場所にだけ行うようにする
ことが望ましい。
ける処理を、情報が変化した場所にだけ行うようにする
ことが望ましい。
このために、規則的に所定の時間間隔で当該の装置に問
合せ、同じ装置から到来する連続する情報をお互いに比
較しそれから、変化がある場合には制御ユニツトに報知
信号を供給する回路装置を設けることができる(ドイツ
連邦共和国特許公開第2317400号明細書参照)。
本発明は、複数の別のスイッチ回路装置から到来する情
報を規則的に所定の時間間隔でこれらの情報を更に処理
するために受入れる制御ユニツトを備えており、このた
めに、情報の変化に基づいて情報を制御ユニツトによつ
て更に処理する前に、情報をまず前記スイツチ回路装置
に対応する緩衝記憶場所を有するバツフアメモリに記載
しかつ同じスイツチ回路装置から到来する連続する情報
を互いに比較する、時分割チヤネル結合器を具備した、
通信用間接制御交換装置、例えば電話用交換装置に関す
る。
合せ、同じ装置から到来する連続する情報をお互いに比
較しそれから、変化がある場合には制御ユニツトに報知
信号を供給する回路装置を設けることができる(ドイツ
連邦共和国特許公開第2317400号明細書参照)。
本発明は、複数の別のスイッチ回路装置から到来する情
報を規則的に所定の時間間隔でこれらの情報を更に処理
するために受入れる制御ユニツトを備えており、このた
めに、情報の変化に基づいて情報を制御ユニツトによつ
て更に処理する前に、情報をまず前記スイツチ回路装置
に対応する緩衝記憶場所を有するバツフアメモリに記載
しかつ同じスイツチ回路装置から到来する連続する情報
を互いに比較する、時分割チヤネル結合器を具備した、
通信用間接制御交換装置、例えば電話用交換装置に関す
る。
類似の通信用交換装置は、ドイツ連邦共和国特許公告第
2602561号公報に記載されている。
2602561号公報に記載されている。
この公報では、時分割チヤネル結合器が設けられている
ことは全く開示されていない。本発明の課題は、制御ユ
ニツトを、複数のスイツチ回路装置から到来する情報に
基づく処理過程によつて出来るだけ僅かしか負荷しない
ようにすることを可能にする交換装置を提供することで
ある。上記の出来るだけ僅かな負荷とは大体において、
この制御ユニツトによる情報の引続く処理に関してこの
制御ユニツトに向けられる時間的な緊急性が低いことで
ある。更に本発明は、上記の関連において利用するべき
メモリは有利にはどのように構成されかつ作動されなけ
ればならないかを示すものである。本発明の課題の要点
は、制御ユニツトを、そこに生ずる情報処理過程の緊急
性に関して出来るだけ大幅に負荷軽減することである。
この課題は本発明によれば次のように解決される。
ことは全く開示されていない。本発明の課題は、制御ユ
ニツトを、複数のスイツチ回路装置から到来する情報に
基づく処理過程によつて出来るだけ僅かしか負荷しない
ようにすることを可能にする交換装置を提供することで
ある。上記の出来るだけ僅かな負荷とは大体において、
この制御ユニツトによる情報の引続く処理に関してこの
制御ユニツトに向けられる時間的な緊急性が低いことで
ある。更に本発明は、上記の関連において利用するべき
メモリは有利にはどのように構成されかつ作動されなけ
ればならないかを示すものである。本発明の課題の要点
は、制御ユニツトを、そこに生ずる情報処理過程の緊急
性に関して出来るだけ大幅に負荷軽減することである。
この課題は本発明によれば次のように解決される。
即ち時間的にフレーム化されていて、スイツチ回路装置
に個々に対応している時分割チヤネルに生じる情報のう
ちその都度1つの情報をレジスタに記憶し、それから比
較装置に供給し、かつこの場合バツフアメモリの、それ
ぞれ当該のスイツチ回路装置の1つに個々に対応してい
る記憶場所から、その前にそこに記憶されている相応の
情報を読出しかつ同様比較装置に供給し、比較装置のこ
れら2つの情報が等しくない場合に、レジスタに記憶さ
れている情報を、バッフアメモリのその都度読出された
記憶場所にもFiFO−メモリの記憶場所にも書込むよ
うにし、かつFiFO−メモリのこの記憶場所に、バッ
フアメモリの丁度利用された記憶場所のアドレスも書込
み、かつFiFO−メモリに記憶されている情報を、制
御ユニツトのルーチンユニツトのアドレスと一緒に、前
記制御ユニツトの動作リズムに相応して、更に処理する
ために取出しかつ制御ユニツトの動作メモリに入力し、
かつこの場合バッフアメモリの記憶場所のアドレスを変
換器を用いて、このアドレスの入力の際利用すべき、動
作メモリの記憶場所のアドレスに変換するのである。ル
ーチンユニツトからの当該の情報を、そこに報知する代
わりにその動作リズムに応じて更に処理するために取出
すようにすることによつて、非常に迅速に相次いで到着
する情報によるその動作の妨害は必然的に回避される。
に個々に対応している時分割チヤネルに生じる情報のう
ちその都度1つの情報をレジスタに記憶し、それから比
較装置に供給し、かつこの場合バツフアメモリの、それ
ぞれ当該のスイツチ回路装置の1つに個々に対応してい
る記憶場所から、その前にそこに記憶されている相応の
情報を読出しかつ同様比較装置に供給し、比較装置のこ
れら2つの情報が等しくない場合に、レジスタに記憶さ
れている情報を、バッフアメモリのその都度読出された
記憶場所にもFiFO−メモリの記憶場所にも書込むよ
うにし、かつFiFO−メモリのこの記憶場所に、バッ
フアメモリの丁度利用された記憶場所のアドレスも書込
み、かつFiFO−メモリに記憶されている情報を、制
御ユニツトのルーチンユニツトのアドレスと一緒に、前
記制御ユニツトの動作リズムに相応して、更に処理する
ために取出しかつ制御ユニツトの動作メモリに入力し、
かつこの場合バッフアメモリの記憶場所のアドレスを変
換器を用いて、このアドレスの入力の際利用すべき、動
作メモリの記憶場所のアドレスに変換するのである。ル
ーチンユニツトからの当該の情報を、そこに報知する代
わりにその動作リズムに応じて更に処理するために取出
すようにすることによつて、非常に迅速に相次いで到着
する情報によるその動作の妨害は必然的に回避される。
この種の情報は、種々異なるメモリを用いて次の処理過
程から入らないようにされる。その際例えば重要でない
情報、即ち先行する所属の情報とは異なつていないよう
な情報が阻止される。FiFO−メモリを使用するとそ
の者渡、最初に入力された情報が例えばこのメモリがシ
フトレジスタのように動作することによつてまず最初に
送出される。これによりこのメモリへの入力過程もこの
メモリからの出力過程とは別個に展開することができる
。従つてそこに含まれている情報の取出しは情報の書込
みによつて強制的には遮断されないので、ルーチンユニ
ツトは妨害されずにその動作リズムに応じて作動するこ
とができる。しかしこのことは、書込み休止期間中に情
報の取出しを行なうことを排除しない。本発明の手段に
よれば記憶された情報の転送の際は遅延は回避できるの
で、有利には時間的に強制されたスケジユールで処理す
べき情報も検出することができる。これには例えば加入
者接続回路およびリンク接続回路から供給されて、加入
者および類似の装置の作動状態に関するかまたはダイヤ
ル情報である情報が属する。従つて制御ユニツトは信号
チヤネルを介してこの種の装置にも接続することができ
る。
程から入らないようにされる。その際例えば重要でない
情報、即ち先行する所属の情報とは異なつていないよう
な情報が阻止される。FiFO−メモリを使用するとそ
の者渡、最初に入力された情報が例えばこのメモリがシ
フトレジスタのように動作することによつてまず最初に
送出される。これによりこのメモリへの入力過程もこの
メモリからの出力過程とは別個に展開することができる
。従つてそこに含まれている情報の取出しは情報の書込
みによつて強制的には遮断されないので、ルーチンユニ
ツトは妨害されずにその動作リズムに応じて作動するこ
とができる。しかしこのことは、書込み休止期間中に情
報の取出しを行なうことを排除しない。本発明の手段に
よれば記憶された情報の転送の際は遅延は回避できるの
で、有利には時間的に強制されたスケジユールで処理す
べき情報も検出することができる。これには例えば加入
者接続回路およびリンク接続回路から供給されて、加入
者および類似の装置の作動状態に関するかまたはダイヤ
ル情報である情報が属する。従つて制御ユニツトは信号
チヤネルを介してこの種の装置にも接続することができ
る。
また制御ユニツトは、制御ユニツト間の情報交換を行う
ことができる時分割チヤネル結合器を介して導びかれて
いる時分割チヤネルを介しても別のユニツトと接続する
ことができる。これらの情報は有利には伝送の信頼度を
高めるためにその都度何度も繰返される。その際本発明
の手段によればこれら情報の検出の際にも当該の制御ユ
ニツトによつて処理すべき情報の数を低減することがで
きる。加入者の質間の際に得られた情報は繰返され一般
に数回も繰返される。次に本発明を図面を用いて詳細に
説明する。
ことができる時分割チヤネル結合器を介して導びかれて
いる時分割チヤネルを介しても別のユニツトと接続する
ことができる。これらの情報は有利には伝送の信頼度を
高めるためにその都度何度も繰返される。その際本発明
の手段によればこれら情報の検出の際にも当該の制御ユ
ニツトによつて処理すべき情報の数を低減することがで
きる。加入者の質間の際に得られた情報は繰返され一般
に数回も繰返される。次に本発明を図面を用いて詳細に
説明する。
第1図に図示の交換装置には、一方は加入者T1・・・
・・・・・・Tyに接続されていて、他方は制御路を介
して中央制御ユニツトCPに接続されている装置部分L
TGl,LTG2,LTG3が所属している。各装置部
分は更に、中間線路Zl2,Zl3およびZ23を介し
て互いに接続されている。各装置部分は独自の分散制御
ユニツトを有している。例えば装置部分LTGlは分散
制御ユニツトGPlを有している。更にこの装置部分に
は、結合制御部SESCを備えた時分割チヤネル結合器
TSUが所属している。結合制御部SESCは分散制御
ユニツトGPlから設定命令を受取る。加入者T1は装
置部分LTGlでは加入者接続回路tlおよび別の回路
を介して時分割チヤネル結合器TSUに接続されている
。加入者接続回路はこXでは群毎に多段接続回路にまと
められている。加入者接続回路tl・・・・・・・・・
T32は、多段接続回路LTUlにまとめられている。
装置部分LTGlに複数の多段接続回路が設けられてお
り、これら接続回路に、多段接続回路LTU8も属する
。相応する多段接続回路を設けることもでき、これら接
続回路において複数のリンク接続回路がまとめられてお
り、これらリンク接続回路に例えば別の交換装置に通じ
るリンクが接続されている。時分割チヤネル結合器TS
Uに更に信号回路SEUが接続されており、この信号回
路内に、トーンゼネレータ、呼出し信号発生器、符号送
信機および受信機がまとめられている。それによりこの
信号回路は、種々のトーンおよび呼出し信号およびその
他の必要な符号信号を供給することができる。更にこの
信号回路は、このような信号を評価のために受信するこ
ともできる。加入者接続回路t1・・・・・・・・・T
32等および信号回路SEUは制御ユニツトGPlおよ
び時分割チヤネル結合器TSUに接続されている。それ
故にこれらの装置は、時分割チヤネル結合器TSUを介
して場合に応じて互いに結合できる。更にこれらの装置
は、分散制御ユニツトGPlと、しかもこのユニツトに
属する情報バツフアSBUを介して制御晴報を交換する
こともでき、その際前記情報バツフアを用いて時間スケ
ジユールの妨害が回避される。
・・・・・・Tyに接続されていて、他方は制御路を介
して中央制御ユニツトCPに接続されている装置部分L
TGl,LTG2,LTG3が所属している。各装置部
分は更に、中間線路Zl2,Zl3およびZ23を介し
て互いに接続されている。各装置部分は独自の分散制御
ユニツトを有している。例えば装置部分LTGlは分散
制御ユニツトGPlを有している。更にこの装置部分に
は、結合制御部SESCを備えた時分割チヤネル結合器
TSUが所属している。結合制御部SESCは分散制御
ユニツトGPlから設定命令を受取る。加入者T1は装
置部分LTGlでは加入者接続回路tlおよび別の回路
を介して時分割チヤネル結合器TSUに接続されている
。加入者接続回路はこXでは群毎に多段接続回路にまと
められている。加入者接続回路tl・・・・・・・・・
T32は、多段接続回路LTUlにまとめられている。
装置部分LTGlに複数の多段接続回路が設けられてお
り、これら接続回路に、多段接続回路LTU8も属する
。相応する多段接続回路を設けることもでき、これら接
続回路において複数のリンク接続回路がまとめられてお
り、これらリンク接続回路に例えば別の交換装置に通じ
るリンクが接続されている。時分割チヤネル結合器TS
Uに更に信号回路SEUが接続されており、この信号回
路内に、トーンゼネレータ、呼出し信号発生器、符号送
信機および受信機がまとめられている。それによりこの
信号回路は、種々のトーンおよび呼出し信号およびその
他の必要な符号信号を供給することができる。更にこの
信号回路は、このような信号を評価のために受信するこ
ともできる。加入者接続回路t1・・・・・・・・・T
32等および信号回路SEUは制御ユニツトGPlおよ
び時分割チヤネル結合器TSUに接続されている。それ
故にこれらの装置は、時分割チヤネル結合器TSUを介
して場合に応じて互いに結合できる。更にこれらの装置
は、分散制御ユニツトGPlと、しかもこのユニツトに
属する情報バツフアSBUを介して制御晴報を交換する
こともでき、その際前記情報バツフアを用いて時間スケ
ジユールの妨害が回避される。
更にこの分散制御ユニツトに、ルーチンユニツトSSP
、処理ユニツトPU、動作メモリMUおよび入出力制御
部10Pが属し、この入出力制御部に補助メモリFDお
よび操作装置SPが接続されている。更にこXにはデー
タ遠距離伝送端子DFが設けられており、この端子を介
して場合によつては別の交換機と制御データを交換する
ことができる。第1図に図示の装置部分LTGl,LT
G2およびLTG3はすべての組合せにおいて時分割チ
ヤネルが通じた中間線路Zl2,Zl3およびZ23を
介して接続されている。更に制御ユニツトGPlのよう
な所属の分散制御ユニツトは、相応して構成された中央
制御ユニツトCPに接続されている。この中央制御ユニ
ツトは、装置部分LTGl,LTG2およびLTG3の
うち少なくとも2つを介して通じる接続路の形成および
解除の際に協働する。
、処理ユニツトPU、動作メモリMUおよび入出力制御
部10Pが属し、この入出力制御部に補助メモリFDお
よび操作装置SPが接続されている。更にこXにはデー
タ遠距離伝送端子DFが設けられており、この端子を介
して場合によつては別の交換機と制御データを交換する
ことができる。第1図に図示の装置部分LTGl,LT
G2およびLTG3はすべての組合せにおいて時分割チ
ヤネルが通じた中間線路Zl2,Zl3およびZ23を
介して接続されている。更に制御ユニツトGPlのよう
な所属の分散制御ユニツトは、相応して構成された中央
制御ユニツトCPに接続されている。この中央制御ユニ
ツトは、装置部分LTGl,LTG2およびLTG3の
うち少なくとも2つを介して通じる接続路の形成および
解除の際に協働する。
その際更に中央制御ユニツトCPは、同様に接続路の形
成および解除のために別の制御ユニツトを必要とし、こ
のためにこれらの制御ユニツト間で制御情報が交換され
る。中央制御ユニツトCPには、情報バツフアSBUZ
lルーチンユニツトSSPZl処理ユニツトPUZlメ
モリMUzおよび入出力制御部10Pzが属し、この入
出力制御部に、補助メモリFDzおよび繰作装置SPz
が接続されている。更にこXにはデータ遠距離伝送端子
DFzが設けられている。制御ユニツトGPlのような
分散制御ユニツトは各々の場合に、各々の接続要求に対
して生じかつ時間的に強制されたスケジユールで交換機
能を制御する。これらは、加入者回路の問合せ、特に加
入者回路からまたはリンクを介して供給される交換情報
の処理、例えば課金パルスを計数する料金検出および結
合制御用の設定命令の供給が属する。これに対して中央
制御ユニツトCPは、装置の部分装置の関係およびその
他の装置と部分装置との関係を考慮しなければならない
交換機能を処理する。これには呼出し番号の選択された
数字の評価、利用すべきスイツチ網出力端子の検索、接
続路の検索および選択およびう回が属する。第2図には
、装置LTUl・・・・・・・・・LTU8,SEU,
SESCおよびCPから到来する情報を記憶するために
用いられる情報バツフアSBUの回路部分を図示してあ
る。
成および解除のために別の制御ユニツトを必要とし、こ
のためにこれらの制御ユニツト間で制御情報が交換され
る。中央制御ユニツトCPには、情報バツフアSBUZ
lルーチンユニツトSSPZl処理ユニツトPUZlメ
モリMUzおよび入出力制御部10Pzが属し、この入
出力制御部に、補助メモリFDzおよび繰作装置SPz
が接続されている。更にこXにはデータ遠距離伝送端子
DFzが設けられている。制御ユニツトGPlのような
分散制御ユニツトは各々の場合に、各々の接続要求に対
して生じかつ時間的に強制されたスケジユールで交換機
能を制御する。これらは、加入者回路の問合せ、特に加
入者回路からまたはリンクを介して供給される交換情報
の処理、例えば課金パルスを計数する料金検出および結
合制御用の設定命令の供給が属する。これに対して中央
制御ユニツトCPは、装置の部分装置の関係およびその
他の装置と部分装置との関係を考慮しなければならない
交換機能を処理する。これには呼出し番号の選択された
数字の評価、利用すべきスイツチ網出力端子の検索、接
続路の検索および選択およびう回が属する。第2図には
、装置LTUl・・・・・・・・・LTU8,SEU,
SESCおよびCPから到来する情報を記憶するために
用いられる情報バツフアSBUの回路部分を図示してあ
る。
これらの情報は時分割チヤネルを有する個々の線路を介
して伝送できるが、各々複数の時分割チヤネルを備えた
バスを介して伝送することもできる。上に挙げた装置と
レジスタRとの間に、情報を時分割チヤネルに応じて順
次にレジスタRに転送するマルチプレクサMが介挿され
ている。即ちマルチプレクサMは公知のように時分割多
重方式で、多数のチヤネルから到来する情報を僅かな数
のチヤネルに、この場合はレジスタRに導かれている唯
一の時分割チヤネルに変換する。この際マルチプレクサ
は情報および前記の装置の周期的な検出も行なう。この
ことは第2図において、これらの装置の符号、即ち符号
LTUl・・・・・・・・・LTU8,SEU,SES
CおよびCPが付されている複数の線をマルチプレクサ
Mに導びくことによつて示してある。その都度生じる情
報はバイト毎に構成でき、それからまたバイト毎にマル
チプレクサMからレジスタRに転送される。その際レジ
スタは情報をバイト毎に直列に記憶し、このレジスタに
接続されているバッフアメモリBの記憶場所に各々バイ
ト毎に並列に転送できる。その際レジスタは同時に情報
を直列−並列一変換するために用いられる。更にアドレ
ス計数器Cが設けられており、この計数器はバツフアメ
モリBとマルチプレクサMに接続されており、バッフア
メモリの記憶場所を周期的に繰返して情報を書込むよう
に制御し、更にマルチプレクサをバッフアメモリBの呼
出された記憶場所に、相応する時分割チヤネルに生じる
情報を供給するようにする。
して伝送できるが、各々複数の時分割チヤネルを備えた
バスを介して伝送することもできる。上に挙げた装置と
レジスタRとの間に、情報を時分割チヤネルに応じて順
次にレジスタRに転送するマルチプレクサMが介挿され
ている。即ちマルチプレクサMは公知のように時分割多
重方式で、多数のチヤネルから到来する情報を僅かな数
のチヤネルに、この場合はレジスタRに導かれている唯
一の時分割チヤネルに変換する。この際マルチプレクサ
は情報および前記の装置の周期的な検出も行なう。この
ことは第2図において、これらの装置の符号、即ち符号
LTUl・・・・・・・・・LTU8,SEU,SES
CおよびCPが付されている複数の線をマルチプレクサ
Mに導びくことによつて示してある。その都度生じる情
報はバイト毎に構成でき、それからまたバイト毎にマル
チプレクサMからレジスタRに転送される。その際レジ
スタは情報をバイト毎に直列に記憶し、このレジスタに
接続されているバッフアメモリBの記憶場所に各々バイ
ト毎に並列に転送できる。その際レジスタは同時に情報
を直列−並列一変換するために用いられる。更にアドレ
ス計数器Cが設けられており、この計数器はバツフアメ
モリBとマルチプレクサMに接続されており、バッフア
メモリの記憶場所を周期的に繰返して情報を書込むよう
に制御し、更にマルチプレクサをバッフアメモリBの呼
出された記憶場所に、相応する時分割チヤネルに生じる
情報を供給するようにする。
即ちアドレス計数器はバツフアメモリBの記憶場所のア
ドレスを供給し、これらアドレスは更に制御のためにデ
コーダDによつてデコードされる。更にアドレス計数器
はこの場合種々の時分割チヤネルを介して伝送される情
報を、記憶場所の呼出しに相応して適時に取出すように
制御する。これにより情報が正確に周期的に、種々の時
分割チヤネルに相応して、バツフアメモリBの記憶場所
に到着するようにされる。その際記憶場所にその前に記
憶されていた情報は入替えられる。しかしレジスタRに
よつて記憶された各情報は、バツフアメモリBの記憶場
所に転送されるのではない。この場合、バツフアメモリ
BおよびレジスタRに接続されている比較装置Vが協働
する。アドレス計数器CによつてバツフアメモリBの記
憶場所を制御するとそこに既に記憶されていた情報、更
にその都度レジスタRに記憶されている情報は比較のた
めに比較装置Vに供給される。これらの情報が等しくな
い場合にだけ比較装置Vは制御情報を供給し、この制御
情報はAND素子GilおよびGi2に達する。これら
のAND素子はレジスタRからバツフアメモリBおよび
FiFO−メモリFに通じている線路に設けられている
。従つてレジスタRからの情報は、比較装置が制御情報
を供給した場合にだけ前記の2つのメモリに達すること
ができる。AND一素子GilおよびGi2はこの場合
その都度、1バイトの情報を転送できるように形成され
ている。この場合アドレス計数器C<)FiFO−メモ
リFに、しかも同様にAND素子を介して接続されてい
る。このAND素子Gaは比較装置Vにも接続されてい
る。従つてFiFO−メモリに情報が書込まれると、バ
ツフアメモリBの丁度その時制御された記憶場所のアド
レスも供給され、かつ書込まれる。従つてFiFO−メ
モリに記憶されている情報はこの場合その情報源につい
てのデータも補充される。FiFO−メモリはシフトレ
ジスタとして構成されている。
ドレスを供給し、これらアドレスは更に制御のためにデ
コーダDによつてデコードされる。更にアドレス計数器
はこの場合種々の時分割チヤネルを介して伝送される情
報を、記憶場所の呼出しに相応して適時に取出すように
制御する。これにより情報が正確に周期的に、種々の時
分割チヤネルに相応して、バツフアメモリBの記憶場所
に到着するようにされる。その際記憶場所にその前に記
憶されていた情報は入替えられる。しかしレジスタRに
よつて記憶された各情報は、バツフアメモリBの記憶場
所に転送されるのではない。この場合、バツフアメモリ
BおよびレジスタRに接続されている比較装置Vが協働
する。アドレス計数器CによつてバツフアメモリBの記
憶場所を制御するとそこに既に記憶されていた情報、更
にその都度レジスタRに記憶されている情報は比較のた
めに比較装置Vに供給される。これらの情報が等しくな
い場合にだけ比較装置Vは制御情報を供給し、この制御
情報はAND素子GilおよびGi2に達する。これら
のAND素子はレジスタRからバツフアメモリBおよび
FiFO−メモリFに通じている線路に設けられている
。従つてレジスタRからの情報は、比較装置が制御情報
を供給した場合にだけ前記の2つのメモリに達すること
ができる。AND一素子GilおよびGi2はこの場合
その都度、1バイトの情報を転送できるように形成され
ている。この場合アドレス計数器C<)FiFO−メモ
リFに、しかも同様にAND素子を介して接続されてい
る。このAND素子Gaは比較装置Vにも接続されてい
る。従つてFiFO−メモリに情報が書込まれると、バ
ツフアメモリBの丁度その時制御された記憶場所のアド
レスも供給され、かつ書込まれる。従つてFiFO−メ
モリに記憶されている情報はこの場合その情報源につい
てのデータも補充される。FiFO−メモリはシフトレ
ジスタとして構成されている。
従つてメモリに記憶されている情報はバイト毎に、レジ
スタRおよびアドレス計数器Cに接続されている入力側
から出力側へシフトされ、出力側を介して情報はバイト
毎に動作メモリMUに直接乃至変換器Uを介して動作メ
モリMUに転送される。動作メモリMUへの転送は第2
図では矢印を付して示してある。FiFO−メモリFに
は、Abで示してある線路も通じている。図示の矢印は
、このメモリの出力側によつて制御ユニツトGPlのル
ーチンユニツトSSPから情報がメモリの動作リズムに
相応して取出されることを示している。クロック制御に
よつて例えば公知のように、情報の入力、情報の取出し
およびFiFO−メモリ内での情報のシフトが、相互の
妨害が生じることなしに処理されるようにすることがで
きる。FiFO−メモリFの記憶場所の数は交換しよう
とする通信を考慮して決めることができる。しかしFi
FO−メモリの記憶場所の数は、バツフアメモリBの記
憶場所の数よりも少なくすることができる。その理由は
レジスタRに記憶される各情報が、所属のそれ以前に記
憶された情報とは異なるということは考慮しなくてよい
からである。例えば加入者接続回路は、そこで変化した
情報が供給されるより著しく頻ぱんに読出される。既述
のように特に中央制御ユニツトCPから供給される情報
も変化されずに何回も繰返される。従つてFiFOメモ
リに要するコストを節約できる。比較された情報の不一
致を表わす制御情報も付加的にFiFO−メモリFに記
憶することができる。
スタRおよびアドレス計数器Cに接続されている入力側
から出力側へシフトされ、出力側を介して情報はバイト
毎に動作メモリMUに直接乃至変換器Uを介して動作メ
モリMUに転送される。動作メモリMUへの転送は第2
図では矢印を付して示してある。FiFO−メモリFに
は、Abで示してある線路も通じている。図示の矢印は
、このメモリの出力側によつて制御ユニツトGPlのル
ーチンユニツトSSPから情報がメモリの動作リズムに
相応して取出されることを示している。クロック制御に
よつて例えば公知のように、情報の入力、情報の取出し
およびFiFO−メモリ内での情報のシフトが、相互の
妨害が生じることなしに処理されるようにすることがで
きる。FiFO−メモリFの記憶場所の数は交換しよう
とする通信を考慮して決めることができる。しかしFi
FO−メモリの記憶場所の数は、バツフアメモリBの記
憶場所の数よりも少なくすることができる。その理由は
レジスタRに記憶される各情報が、所属のそれ以前に記
憶された情報とは異なるということは考慮しなくてよい
からである。例えば加入者接続回路は、そこで変化した
情報が供給されるより著しく頻ぱんに読出される。既述
のように特に中央制御ユニツトCPから供給される情報
も変化されずに何回も繰返される。従つてFiFOメモ
リに要するコストを節約できる。比較された情報の不一
致を表わす制御情報も付加的にFiFO−メモリFに記
憶することができる。
このためにこのメモリの入力側は比較装置Vにも接続さ
れている。この制御情報は、情報バツフアの正確な動作
をするための冗長情報として利用することができる。こ
の制御情報は、FiFO−メモリFの出力側を介して情
報が動作メモリMU乃至変換器Uに転送されたときに、
書込まれた情報同様に所属のアドレスと一緒に消去され
る。本発明の方法を用いて有利には制御ユニツトGPl
によつてそこで必要とされるすべての情報は同じように
第2図に図示の装置を介して検出される。
れている。この制御情報は、情報バツフアの正確な動作
をするための冗長情報として利用することができる。こ
の制御情報は、FiFO−メモリFの出力側を介して情
報が動作メモリMU乃至変換器Uに転送されたときに、
書込まれた情報同様に所属のアドレスと一緒に消去され
る。本発明の方法を用いて有利には制御ユニツトGPl
によつてそこで必要とされるすべての情報は同じように
第2図に図示の装置を介して検出される。
その際変換器Uはすぐにこれら情報を記憶するために利
用すべき、制御ユニツトGPlの動作メモリMUの記憶
場所も供給する。即ち変換器Uは、バツフアメモリBの
記憶場所に対応している記憶場所アドレスに代わつて、
スイツチ回路装置SEUないしSESC(第2図)の種
々異なつた時分割チヤネルに相応する(その際これに関
する記憶場所の構成は、これらスイッチ回路装置の順位
、従つてこれら時分割チヤネルのタイムスロツトの割当
て順序に相応することができる)情報を動作メモリMU
に書込むための記憶場所アドレスを使用することを可能
にし、その際記憶場所アドレスは、この動作メモリとの
関連において制御すべき処理過程に適したものである。
本発明の構成によれば、接続回路、所属の時分割チヤネ
ル結合器、およびこの結合器の結合制御部、信号回路お
よび中央制御ユニツトが必要とする情報が検出される。
情報バッフアSBUを介してこれらの装置に供給すべき
情報は相応の方法で、情報バッフアSBUの図示してい
ない回路部分を介してこれらの装置に送出することがで
きる。
用すべき、制御ユニツトGPlの動作メモリMUの記憶
場所も供給する。即ち変換器Uは、バツフアメモリBの
記憶場所に対応している記憶場所アドレスに代わつて、
スイツチ回路装置SEUないしSESC(第2図)の種
々異なつた時分割チヤネルに相応する(その際これに関
する記憶場所の構成は、これらスイッチ回路装置の順位
、従つてこれら時分割チヤネルのタイムスロツトの割当
て順序に相応することができる)情報を動作メモリMU
に書込むための記憶場所アドレスを使用することを可能
にし、その際記憶場所アドレスは、この動作メモリとの
関連において制御すべき処理過程に適したものである。
本発明の構成によれば、接続回路、所属の時分割チヤネ
ル結合器、およびこの結合器の結合制御部、信号回路お
よび中央制御ユニツトが必要とする情報が検出される。
情報バッフアSBUを介してこれらの装置に供給すべき
情報は相応の方法で、情報バッフアSBUの図示してい
ない回路部分を介してこれらの装置に送出することがで
きる。
第1図は、本発明の、時分割チャネル結合器を備えた電
話交換装置の実施例を示すプロツク図であり、第2図は
更に処理すべき情報を中間記憶および取出すために必要
なメモリおよびその他の装置を備えた回路装置のプロッ
ク図である。 T1・・・・・・・・・Ty・・・・・・加入者、LT
Gl・・・・・・・・・LTG3・・・・・・装置部分
、CP・・・・・・中央制御ユニツト、Zl2,Zl3
,Z23・・・・・・中間リンク、GPl・・・・・・
分散制御ユニツト、SESC・・・・・・結合制御部、
TSU・・・・・・時分割チャネル結合器、t1・・・
・・・・・・T32・・・・・・加入者接続回路、SE
U・・・・・・信号回路、SBU,SBUZ・・・・・
・情報バツフア、SSP,SSPz・・・・・・ルーチ
ンユニツト、MU・・・・・・動作メモリ、PU,PU
z・・・・・・処理ユニツト、10P,10Pz・・・
・・・入出力制御部、FD,FDz・・・・・・補助メ
モリ、SP,SPz・・・・・・操作装置、DF,DF
z・・・・・・データ遠距離伝送端子、F・・・・・・
FiFO−メモリ、R・・・・・・レジスタ、C・・・
・・・アドレス計数器、M・・・・・・マルチプレクサ
、D・・・・・・デコーダ、V・・・・・・比較装置、
U・・・・・・変換器。
話交換装置の実施例を示すプロツク図であり、第2図は
更に処理すべき情報を中間記憶および取出すために必要
なメモリおよびその他の装置を備えた回路装置のプロッ
ク図である。 T1・・・・・・・・・Ty・・・・・・加入者、LT
Gl・・・・・・・・・LTG3・・・・・・装置部分
、CP・・・・・・中央制御ユニツト、Zl2,Zl3
,Z23・・・・・・中間リンク、GPl・・・・・・
分散制御ユニツト、SESC・・・・・・結合制御部、
TSU・・・・・・時分割チャネル結合器、t1・・・
・・・・・・T32・・・・・・加入者接続回路、SE
U・・・・・・信号回路、SBU,SBUZ・・・・・
・情報バツフア、SSP,SSPz・・・・・・ルーチ
ンユニツト、MU・・・・・・動作メモリ、PU,PU
z・・・・・・処理ユニツト、10P,10Pz・・・
・・・入出力制御部、FD,FDz・・・・・・補助メ
モリ、SP,SPz・・・・・・操作装置、DF,DF
z・・・・・・データ遠距離伝送端子、F・・・・・・
FiFO−メモリ、R・・・・・・レジスタ、C・・・
・・・アドレス計数器、M・・・・・・マルチプレクサ
、D・・・・・・デコーダ、V・・・・・・比較装置、
U・・・・・・変換器。
Claims (1)
- 【特許請求の範囲】 1 複数の別のスイッチ回路装置LTU1・・・・・・
・・・LTU8、CP、SESC、TSU、SEUから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットGP1を備
えており、このために、情報の変化に基づいて情報を制
御ユニットGP1によつて更に処理する前に、情報をま
ず、前記スイッチ回路装置LTU1・・・・・・・・・
LTU8、CP、SESC、TSU、SEUに対応する
緩衝記憶場所を有するバッファメモリBに記憶しかつ同
じスイッチ回路装置LTU1・・・・・・・・・LTU
8、CP、SESC、TSU、SEUから到来する連続
する情報を互いに比較する、時分割チャネル結合器を具
備した通信用間接制御交換装置において、時間的にフレ
ーム化されていて、スイッチ回路装置LTU1・・・・
・・・・・LTU8、CP、SESC、TSU、SEU
に個々に対応している時分割チャネルに生じる情報のう
ちその都度1つの情報をレジスタRに記憶し、それから
比較装置Vに供給し、かつこの場合バッファメモリBの
、それぞれ当該のスイッチ回路装置LTU1・・・・・
・・・・LTU8、CP、SESC、TSU、SEUの
1つに個々に対応している記憶場所から、その前にそこ
に記憶されている相応の情報から読出しかつ同様比較装
置Vに供給し、比較装置Vのこれら2つの情報が等しく
ない場合に、レジスタRに記憶されている情報を、バッ
ファメモリBのその都度読出された記憶場所にもFiF
o−メモリFの記憶場所にも書込むようにし、かつ該F
iFo−メモリFの該記憶場所に、バッファメモリBの
丁度利用された記憶場所のアドレスも書込み、かつFi
Fo−メモリFに記憶されている情報を、制御ユニット
GP1のルーチンユニットSSPのアドレスと一緒に、
前記制御ユニットの動作リズムに相応して、更に処理す
るために取出しかつ制御ユニットGP1の動作メモリM
Uに入力し、かつこの場合バッファメモリBの記憶場所
のアドレスを、変換器Uを用いいて、該アドレスの入力
の際利用すべき、動作メモリMUの記憶場所のアドレス
に変換することを特徴とする間接制御交換装置。 2 複数の別のスイッチ回路装置LTU1・・・・・・
・・・LTU8、CP、SESC、TUS、SEUから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットGP1を備
えており、このために、情報の変化に基づいて情報を制
御ユニットGP1によつて更に処理する前に、情報をま
ず、前記スイッチ回路装置LTU1・・・・・・・・・
LTU8、CP、SESC、TSU、SEUに対応する
緩衝記憶場所を有するバッファメモリBに記憶しかつ同
じスイッチ回路装置LTU1・・・・・・・・・LTU
8、CP、SESC、TSU、SEUから到来する連続
する情報を互いに比較する、時分割チャネル結合器を具
備した通信用間接制御交換装置において、時間的にフレ
ーム化されていて、スイッチ回路装置LTU1・・・・
・・・・・LTU8、CP、SESC、TSU、SEU
に個々に対応している時分割チャネルに生じる情報のう
ちその都度1つの情報をレジスタRに記憶し、それから
比較装置Vに供給し、その際前記スイッチ回路装置LT
U1・・・・・・・・・LTU8、CP、SESC、T
SU、SEUと前記レジスタRとの間にマルチプレクサ
Mを介挿し、該マルチプレクサが時分割チャネルの情報
を順次にレジスタRに転送するようにし、かつこの場合
バッファメモリBの、それぞれ当該のスイッチ回路装置
LTU1・・・・・・・・・LTU8、CP、SESC
、TSU、SEUの1つに個々に対応している記憶場所
から、その前にそこに記憶されている相応の情報を読出
しかつ同様比較装置Vに供給し、比較装置Vのこれら2
つの情報が等しくない場合に、レジスタRに記憶されて
いる情報を、バッファメモリBのその都度読出された記
憶場所にもFiFo−メモリFの記憶場所にも書込むよ
うにし、かつ該FiFo−メモリFの該記憶場所に、バ
ッファメモリBの丁度利用された記憶場所のアドレスも
書込み、かつFiFo−メモリFに記憶されている情報
を、制御ユニットGP1のルーチンユニットSSPのア
ドレスと一緒に、前記制御ユニットの動作リズムに相応
して、更に処理するために取出しかつ制御ユニットGP
1の動作メモリMUに入力し、かつこの場合バッファメ
モリBの記憶場所のアドレスを、変換器Uを用いて、該
アドレスの入力の際利用すべき動作メモリMUの記憶場
所のアドレスに変換することを特徴とする間接制御交換
装置。 3 レジスタRが情報をバイト毎に直列に記憶しかつ情
報をバッファメモリBの各記憶場所にバイト毎に並列に
転送する特許請求の範囲第2項記載の間接制御交換装置
。 4 複数の別のスイッチ回路装置LTU1・・・・・・
・・・LTU8、CP、SESC、TSU、SEUから
到来する情報を規則的に所定の時間間隔でこれらの情報
を更に処理するために受入れる制御ユニットGP1を備
えており、このために情報の変化に基づいて情報を制御
ユニットGP1によつて更に処理する前に、情報をまず
、前記スイッチ回路装置LTU1・・・・・・・・・L
TU8、CP、SESC、TSU、SECに対応する緩
衝記憶場所を有するバッファメモリBに記憶しかつ同じ
スイッチ回路装置LTU1・・・・・・・・・LTU8
、CP、SESC、TSU、SEUから到来する連続す
る情報を互いに比較する、時分割チャネル結合器を具備
した通信用間接制御交換装置において、時間的にフレー
ム化されていて、スイッチ回路装置LTU1・・・・・
・・・・LTU8、CP、SESC、TSU、SEUに
個々に対応している時分割チャネルに生じる情報のうち
その都度1つの情報をレジスタRに記憶し、それから比
較装置Vに供給し、その際前記スイッチ回路装置LTU
1・・・・・・・・・LTU8、CP、SESC、TS
U、SEUと前記レジスタRとの間にマルチプレクサM
を介挿し、該マルチプレクサが時分割チャネルの情報を
順次にレジスタRに転送するようにし、かつバッファメ
モリBおよびマルチプレクサMに接続されていて、バッ
ファメモリBの記憶場所を周期的に繰返して情報を書込
むように制御しかつマルチプレクサを、呼出された記憶
場所に相応する時分割チャネルに生じた情報を供給する
ようにするアドレス計数器Cを設け、かつこの場合バッ
ファメモリBの、それぞれ当該のスイッチ回路装置LT
U1・・・・・・・・・LTU8、CP、SESC、T
SU、SEUの1つに個々に対応している記憶場所から
、その前にそこに記憶されている相応の情報を読出しか
つ同様比較装置Vに供給し、比較装置Vのこれら2つの
情報が等しくない場合に、レジスタRに記憶されている
情報を、バッファメモリBのその都度読出された記憶場
所にもFiFo−メモリFの記憶場所にも書込むように
し、かつ該FiFo−メモリFの該記憶場所にバッファ
メモリBの丁度利用された記憶場所のアドレスも書込み
、かつFiFo−メモリFに記憶されている情報を、制
御ユニットGP1のルーチンユニットSSPのアドレス
と一緒に、前記制御ユニットの動作リズムに相応して、
更に処理するために取出しかつ制御ユニットGP1の動
作メモリMUに入力し、かつこの場合バッファメモリB
の記憶場所のアドレスを変換器Uを用いて、該アドレス
の入力の際利用すべき動作メモリMUの記憶場所のアド
レスに変換することを特徴とする間接制御交換装置。 5 比較装置VをバッファメモリBおよびレジスタRに
接続し、該比較装置に、記憶場所の制御の際そこに既に
記憶されている情報およびその都度レジスタRに記憶さ
れている情報を供給して、比較する特許請求の範囲第4
項記載の間接制御交換装置。 6 アドレス計数器CをFiFo−メモリFに接続し、
そこに必要に応じて丁度制御された記憶場所のアドレス
を供給する特許請求の範囲第4項記載の間接制御交換装
置。 7 FiFo−メモリFをシフトレジスタとして構成し
、該FiFo−メモリが情報をバイト毎に、レジスタR
およびアドレス計数器Cに接続されている入力側から出
力側へシフトし、該出力側を介して情報をバイト毎に動
作メモリMUおよび変換器Uに転送する特許請求の範囲
第4項記載の間接制御交換装置。 8 FiFo−メモリFの記憶場所はバッファメモリB
の記憶場所より少ない特許請求の範囲第7項記載の間接
制御交換装置。 9 FiFo−メモリFの入力側を比較装置Vにも接続
し、該比較装置がFiFo−メモリFに比較される情報
の不一致に関して記憶すべき情報を必要に応じて供給す
る特許請求の範囲第7項記載の間接制御交換装置。 10 複数の別のスイッチ回路装置LTU1・・・・・
・・・・LTU8、CP、SESC、TSU、SECか
ら到来する情報を規則的に所定の時間間隔でこれらの情
報を更に処理するために受入れる制御ユニットGP1を
備えており、このために、情報の変化に基づいて情報を
制御ユニットGP1によつて更に処理する前に、情報を
まず、前記スイッチ回路装置LTU1・・・・・・・・
・LTU8、CP、SESC、TSU、SEUに対応す
る緩衝記憶場所を有するバッファメモリBに記憶しかつ
同じスイッチ回路装置LTU1・・・・・・・・・LT
U8、CP、SESC、TSU、SEUから到来する連
続する情報を互いに比較する、時分割チャネル結合器を
具備した通信用間接制御交換装置において、制御ユニッ
トGPを信号チャネルを介して次の装置、即ち各々複数
の加入者接続回路t1・・・・・・・・・t32・・・
・・・・・・および所属の回路を有しているかまたは複
数のリンク接続回路を有している多段接続回路LTU1
・・・・・・・・・LTU8と、これら接続回路に対応
している時分割チャネル結合器TSUに対する結合制御
部SESCと、前記時分割チャネル結合器TSUを介し
て中央制御ユニットCPと、トーンゼネレータ、呼出し
信号発生器、符号送信機および符号受信機がまとめられ
ている信号回路SEUとに接続し時間的にフレーム化さ
れていて、スイッチ回路装置LTU1・・・・・・・・
・LTU8、CP、SESC、TSUに個々に対応して
いる時分割チャネルに生じる情報のうちその都度1つの
情報をレジスタRに記憶し、それから比較装置Vに供給
し、かつこの場合バッファメモリBの、それぞれ当該の
スイッチ回路装置LTU1・・・・・・・・・LTU8
、CP、SESC、TSU、SEUの1つに個々に対応
している記憶場所から、その前にそこに記憶されている
相応の情報を読出しかつ同様比較装置Vに供給し、比較
装置Vのこれら2つの情報が等しくない場合に、レジス
タRに記憶されている情報を、バッファメモリBのその
都度読出された記憶場所にもFiFo−メモリFの記憶
場所にも書込むようにし、かつ該FiFo−メモリFの
該記憶場所にバッファメモリBの丁度利用された記憶場
所のアドレスも書込み、かつFiFo−メモリFに記憶
されている情報を、制御ユニットGP1のルーチンユニ
ットSSPのアドレスと一緒に、前記制御ユニットの動
作リズムに相応して、更に処理するために取出しかつ制
御ユニットGP1の動作メモリMUに入力し、かつこの
場合バッファメモリBの記憶場所のアドレスを変換器U
を用いて、該アドレスの入力の際利用すべき動作メモリ
MUの記憶場所のアドレスに変換することを特徴とする
間接制御交換装置。 11 制御ユニットGPは分散制御ユニットとしてこの
制御ユニットに接続されている加入者接続回路およびリ
ンク接続回路並びに時分割チャネル結合器TSUに対す
る交換機能を処理し、中央制御ユニットCPは時分割チ
ャネル結合器TSUと、個々に固有の分散制御ユニット
および所属の接続回路を有する別の時分割チャネル結合
器との関連を考慮しなければならない交換機能を処理す
る特許請求の範囲第10項記載の間接制御交換装置。 12 情報を信号チャネルを介して、伝送の信頼度を高
めるためにその都度何度も繰返して送出する特許請求の
範囲第10項記載の間接制御交換装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE000P28349168 | 1978-08-09 | ||
DE19782834916 DE2834916A1 (de) | 1978-08-09 | 1978-08-09 | Indirekt gesteuerte vermittlungsanlage, insbesondere mit zeitkanalkopplern ausgeruestete fernsprechvermittlungsanlage |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5525298A JPS5525298A (en) | 1980-02-22 |
JPS5937635B2 true JPS5937635B2 (ja) | 1984-09-11 |
Family
ID=6046606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54100317A Expired JPS5937635B2 (ja) | 1978-08-09 | 1979-08-08 | 間接制御交換装置 |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP0008065B1 (ja) |
JP (1) | JPS5937635B2 (ja) |
AT (1) | ATE2870T1 (ja) |
DE (2) | DE2834916A1 (ja) |
FI (1) | FI67985C (ja) |
ZA (1) | ZA794157B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2451141A1 (fr) * | 1979-03-08 | 1980-10-03 | Cit Alcatel | Autocommutateur a reseau de connexion numerique |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH543207A (de) * | 1972-04-04 | 1973-10-15 | Generaldirektion Ptt Hasler Ag | Verfahren zur Prüfung der Multiplexleitungen in einem zentral gesteuerten digitalen Fernmelde-Vermittlungsnetz |
IT1011782B (it) * | 1974-04-26 | 1977-02-10 | Cselt Centro Studi Lab Telecom | Riconoscitore numerico di criteri di segnalazione |
FR2298915A2 (fr) * | 1975-01-22 | 1976-08-20 | Cit Alcatel | Systeme d'articulation et de gestion pour central de telecommunications |
DE2526115A1 (de) * | 1975-06-11 | 1976-12-16 | Siemens Ag | Verfahren und anordnung zum datenaustausch zwischen einer zentralen funktionseinheit und dezentralen funktionseinheiten einer im zeitmultiplexbetrieb arbeitenden nachrichtenverarbeitungsanlage |
FR2335896A1 (fr) * | 1975-12-19 | 1977-07-15 | Constr Telephoniques | Systeme de transfert d'evenements de signalisation |
IT1074180B (it) * | 1976-10-29 | 1985-04-17 | Sits Soc It Telecom Siemens | Unita' di interfaccia atta a consentire lo scambio di dati tra un elaboratore ed una unita' periferica funzionate secondo il principio della divisione di tempo |
US4127742A (en) * | 1977-09-01 | 1978-11-28 | International Telephone And Telegraph Corporation | Time division telecommunication system |
DE2744118A1 (de) | 1977-09-30 | 1979-04-12 | Siemens Ag | Schaltungsanordnung fuer fernmeldevermittlungsanlagen, insbesondere fernsprechvermittlungsanlagen mit schalteinrichtungen und ihnen gemeinsamen abfrageeinrichtungen |
-
1978
- 1978-08-09 DE DE19782834916 patent/DE2834916A1/de not_active Withdrawn
-
1979
- 1979-07-31 DE DE7979102728T patent/DE2965069D1/de not_active Expired
- 1979-07-31 AT AT79102728T patent/ATE2870T1/de not_active IP Right Cessation
- 1979-07-31 EP EP79102728A patent/EP0008065B1/de not_active Expired
- 1979-08-08 JP JP54100317A patent/JPS5937635B2/ja not_active Expired
- 1979-08-08 FI FI792461A patent/FI67985C/fi not_active IP Right Cessation
- 1979-08-09 ZA ZA00794157A patent/ZA794157B/xx unknown
Also Published As
Publication number | Publication date |
---|---|
JPS5525298A (en) | 1980-02-22 |
EP0008065B1 (de) | 1983-03-23 |
DE2965069D1 (en) | 1983-04-28 |
FI792461A (fi) | 1980-02-10 |
FI67985C (fi) | 1985-06-10 |
ATE2870T1 (de) | 1983-04-15 |
FI67985B (fi) | 1985-02-28 |
ZA794157B (en) | 1980-08-27 |
EP0008065A1 (de) | 1980-02-20 |
DE2834916A1 (de) | 1980-02-21 |
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