JPS5936971A - 半導体装置の埋込みゲ−ト形成法 - Google Patents
半導体装置の埋込みゲ−ト形成法Info
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- JPS5936971A JPS5936971A JP14695782A JP14695782A JPS5936971A JP S5936971 A JPS5936971 A JP S5936971A JP 14695782 A JP14695782 A JP 14695782A JP 14695782 A JP14695782 A JP 14695782A JP S5936971 A JPS5936971 A JP S5936971A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66416—Static induction transistors [SIT]
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は靜11[樽形テイリスタやゲートターンオアサ
イリスタ等の半導体装置、特に埋込みゲートを有する顧
込みゲート方式半導体装置の埋込みゲート形成法に関す
るものである。
イリスタ等の半導体装置、特に埋込みゲートを有する顧
込みゲート方式半導体装置の埋込みゲート形成法に関す
るものである。
埋込みゲート方・大半導体装置においては、埋込みゲー
トを介して電気信号の伝播が行われるためにゲートの抵
抗値が小さい根早いスイッチング速度を得られることが
公知であり、いかにしてゲートの抵抗値を小さくするか
が重要な課題となっている。そして、埋込みゲート方式
半導体装置における埋込みゲートの形成法とし、 1) 拡散法でゲートを形成したのちこの面に対して
エピタキシャル成長を施し埋込みゲートを形成する。
トを介して電気信号の伝播が行われるためにゲートの抵
抗値が小さい根早いスイッチング速度を得られることが
公知であり、いかにしてゲートの抵抗値を小さくするか
が重要な課題となっている。そして、埋込みゲート方式
半導体装置における埋込みゲートの形成法とし、 1) 拡散法でゲートを形成したのちこの面に対して
エピタキシャル成長を施し埋込みゲートを形成する。
(2) シリコン基板(以下単に基板という)表向に
凹状の切込み溝を設け、この切込み溝内をエピタキシャ
ル成長で埋めてゲートを形成する。その後ゲート面上憂
こエピタキシャル成長を施して埋込みゲートを形成する
。
凹状の切込み溝を設け、この切込み溝内をエピタキシャ
ル成長で埋めてゲートを形成する。その後ゲート面上憂
こエピタキシャル成長を施して埋込みゲートを形成する
。
の2つの方法が主流である。
第1図は拡散法を用いて狸込みゲートを形成する概念を
示す半導体装置の縦方向断面説明図であり、ここで具体
的な説明の便宜上基板はN形、ゲートはP形の態様とす
る。すなわち、第1図(a)においてlは基板、2は酸
化膜、3は酸化膜2に選択的に開かれた窓であり、第1
図(b)にて4は窓3よりP形不純物を拡散して形成せ
しめられたゲートである。また第1図(C)にてゲート
4が形成されたのちにへ?化膜2を除去した状態が示さ
れる。さらに第1図(d)はゲート4を形成した面にエ
ピタキシャル成長法によりn形シリコン単結晶層5を形
成した状噛を示している。ここに、C川ま電流の通路と
なるチャンネル領域である。
示す半導体装置の縦方向断面説明図であり、ここで具体
的な説明の便宜上基板はN形、ゲートはP形の態様とす
る。すなわち、第1図(a)においてlは基板、2は酸
化膜、3は酸化膜2に選択的に開かれた窓であり、第1
図(b)にて4は窓3よりP形不純物を拡散して形成せ
しめられたゲートである。また第1図(C)にてゲート
4が形成されたのちにへ?化膜2を除去した状態が示さ
れる。さらに第1図(d)はゲート4を形成した面にエ
ピタキシャル成長法によりn形シリコン単結晶層5を形
成した状噛を示している。ここに、C川ま電流の通路と
なるチャンネル領域である。
かようにして、ゲート4を拡散法で形成する際にゲート
抵抗を小さくするためには必然的にゲート拡散時P形不
純物の表面製置を昼める必要が生じる。しかしながらこ
のことはっぎのような弊害をもたらすものになってしま
う。例えば、Pゲートの拡散不純物原子としては酸化膜
に対してマスク効果がありかつ萬い表面濃度が得られる
ことからS(ロンが広く用いられるところであるが、P
形不純物のボロンを41181 Ifで拡散したゲート
拡散面へ不純物濃度が1014〜10101j(ato
/cc)オーダーと低いル形シリコン単結晶層をエピタ
キシャル成長させるに、その成長時に狭いゲート間隔で
設計される隣合ったPゲート同志が短絡する現象、いわ
ゆるエピタキシャル成長時のオートドープ現象を発生し
てチャンネル領域の閉鎖を引起こすことになる。かくの
如く、拡散法でゲートを形成する場合ゲート抵抗を犠牲
にしてもチャンネル閉鎖を防止する必要が生じ、このこ
とは埋込みゲートを有する半導体装置の製作にあって好
ましい姿とは百い難いものとなっていた。
抵抗を小さくするためには必然的にゲート拡散時P形不
純物の表面製置を昼める必要が生じる。しかしながらこ
のことはっぎのような弊害をもたらすものになってしま
う。例えば、Pゲートの拡散不純物原子としては酸化膜
に対してマスク効果がありかつ萬い表面濃度が得られる
ことからS(ロンが広く用いられるところであるが、P
形不純物のボロンを41181 Ifで拡散したゲート
拡散面へ不純物濃度が1014〜10101j(ato
/cc)オーダーと低いル形シリコン単結晶層をエピタ
キシャル成長させるに、その成長時に狭いゲート間隔で
設計される隣合ったPゲート同志が短絡する現象、いわ
ゆるエピタキシャル成長時のオートドープ現象を発生し
てチャンネル領域の閉鎖を引起こすことになる。かくの
如く、拡散法でゲートを形成する場合ゲート抵抗を犠牲
にしてもチャンネル閉鎖を防止する必要が生じ、このこ
とは埋込みゲートを有する半導体装置の製作にあって好
ましい姿とは百い難いものとなっていた。
第2図はg1図と同様な態様でエピタキシャル成長法に
よるゲート形成を示すもので、6は切込みNb zはエ
ピタキシャル成長層である。すなわち、8g2図(a)
1こおいて1′は基板、2′は酸化膜であり切込み溝6
は基板1′に切込まれた1行であってこれは酸化膜2′
を利用して湿式または乾式のエツチングをh&すことに
より拌易に形成可能である。また第2図(b)は、第2
図(a)に示される酸化膜2′を除去したのちに切込み
溝6を有する面に対してP形のエピタキシャル成長を施
すことによってゲート4′を形成し、さらlこはP形エ
ピタキシャル成長層Zを形成させた状態を示している。
よるゲート形成を示すもので、6は切込みNb zはエ
ピタキシャル成長層である。すなわち、8g2図(a)
1こおいて1′は基板、2′は酸化膜であり切込み溝6
は基板1′に切込まれた1行であってこれは酸化膜2′
を利用して湿式または乾式のエツチングをh&すことに
より拌易に形成可能である。また第2図(b)は、第2
図(a)に示される酸化膜2′を除去したのちに切込み
溝6を有する面に対してP形のエピタキシャル成長を施
すことによってゲート4′を形成し、さらlこはP形エ
ピタキシャル成長層Zを形成させた状態を示している。
またP形エピタキシャル成長層Z面をミラー研磨するこ
とにより第2図fc)の如く示されるものとなる。その
後ゲート4′を形成した面にn形シリコン単結晶層5′
を成長させることによって埋込みゲートが完成されて第
2図fd)のように示される。
とにより第2図fc)の如く示されるものとなる。その
後ゲート4′を形成した面にn形シリコン単結晶層5′
を成長させることによって埋込みゲートが完成されて第
2図fd)のように示される。
かくの如きエピタキシャル成長法による場合、ゲート4
′内の不純物&!kll)kの分布は一様なためゲート
抵抗を小さくすることができる。例えば、このゲート4
′の不純物濃度と第1図により形成したゲート4の表面
不純物m1度が同じであると仮定するならば、ゲート抵
抗は拡散法に比較してエピタキシャル法が(115)〜
(l/lo) 8度に小さくなる。
′内の不純物&!kll)kの分布は一様なためゲート
抵抗を小さくすることができる。例えば、このゲート4
′の不純物濃度と第1図により形成したゲート4の表面
不純物m1度が同じであると仮定するならば、ゲート抵
抗は拡散法に比較してエピタキシャル法が(115)〜
(l/lo) 8度に小さくなる。
この理由は拡散法では不純物濃度分布が表面から底部へ
指故函数的に減少されるものとなるIこある。
指故函数的に減少されるものとなるIこある。
したがって、ゲート抵抗を小さくする観点からみればエ
ピタキシャル法による形成法は有利である。
ピタキシャル法による形成法は有利である。
しかるに、エピタキシャル成長法によるものは、例示の
如く切込まれた部分にエピタキシャル成長を施すため、
基板とゲート界面の結晶性が良好でないためにゲート接
合のリーク電流の増大をきたすなど逆方向特性が悪く、
他方、エピタキシャル成長層を一様な濃度で高めるもの
とすれば埋込みエピタキシャル成長にチャンネルの閉鎖
をまねく等の欠点を有する。それゆえ商業的規模で生産
する上では満足できる方法とは言えなかった。
如く切込まれた部分にエピタキシャル成長を施すため、
基板とゲート界面の結晶性が良好でないためにゲート接
合のリーク電流の増大をきたすなど逆方向特性が悪く、
他方、エピタキシャル成長層を一様な濃度で高めるもの
とすれば埋込みエピタキシャル成長にチャンネルの閉鎖
をまねく等の欠点を有する。それゆえ商業的規模で生産
する上では満足できる方法とは言えなかった。
本発明は上述したような問題点を解消するためなされた
もので、エピタキシャル成長法およびその熱処理を用い
て特にエピタキシャル成長法を巧み、に効用せしめた新
規なゲート形成法を提供せんとするものである。
もので、エピタキシャル成長法およびその熱処理を用い
て特にエピタキシャル成長法を巧み、に効用せしめた新
規なゲート形成法を提供せんとするものである。
第3図は本発明による一例の概念を示すもので、図中第
1図および第2図と同符号のものは同じ構成部分もしく
は同じ機能を有する部分を示す。ここ遥こ、第3図は本
発明の基本技術思想の理解を容易にするため1前述の第
1図およびMz図に類して表し、さらには以下具体的な
数値を用いて詳細説明することにする。
1図および第2図と同符号のものは同じ構成部分もしく
は同じ機能を有する部分を示す。ここ遥こ、第3図は本
発明の基本技術思想の理解を容易にするため1前述の第
1図およびMz図に類して表し、さらには以下具体的な
数値を用いて詳細説明することにする。
すなわち、第3図(a) I (b)は比抵抗100(
Ωart)。
Ωart)。
厚ミ250(μmrL)のN形の基板1 、1’、厚み
2(μm)を有する酸化膜2.2′、酸化膜2 (C選
択的Jこ開けられた幅20(μm)を有する窓3、窓3
を利用して深さ15(μフル)の切り込み溝6を形成し
たものを示している。ここで、かような切込みI#6は
第2図説明の如く容易に形成できる。jJ3図(C)は
切込み溝6をモノシランによるエピタキシャル成長法で
I)形不純物のボロ/をドープしてl050″Cの温度
で成長させて埋めた状態を示している。したがってエピ
タキシャル成長のvA敵化膜2“面上にもP形エピタキ
シャル成長層2′が成長する。ここに、4″はゲートで
ある。しかしながら、かように切込み溝6をP形エピタ
キシャル成長層2′で埋めた状態のみでは基板1“とエ
ピタキシャル層との界面における結晶性が悪いため、接
合のリーク′vt流が増大する原因となる。これを改善
せしめるべく、さらにエピタキシャル成長1時の温度1
050 ’0よりも備かに崎箭高い温度で熱処理を施す
主要な過程が設けられる。そして、SA3図(C)に示
す如き形成菌にかくの如き熱処理を施すことによってP
形エピタキシャル層を不純物源として基板内に浅い拡散
が一様に行われるものとすることができる。つまり、第
3図(d)に示すようlこ、第3図(C)のものに対し
て1100’0のmriで3時間の熱処理を行うことに
より、約3〜5(μm)のP膨拡散層7が形成し得る。
2(μm)を有する酸化膜2.2′、酸化膜2 (C選
択的Jこ開けられた幅20(μm)を有する窓3、窓3
を利用して深さ15(μフル)の切り込み溝6を形成し
たものを示している。ここで、かような切込みI#6は
第2図説明の如く容易に形成できる。jJ3図(C)は
切込み溝6をモノシランによるエピタキシャル成長法で
I)形不純物のボロ/をドープしてl050″Cの温度
で成長させて埋めた状態を示している。したがってエピ
タキシャル成長のvA敵化膜2“面上にもP形エピタキ
シャル成長層2′が成長する。ここに、4″はゲートで
ある。しかしながら、かように切込み溝6をP形エピタ
キシャル成長層2′で埋めた状態のみでは基板1“とエ
ピタキシャル層との界面における結晶性が悪いため、接
合のリーク′vt流が増大する原因となる。これを改善
せしめるべく、さらにエピタキシャル成長1時の温度1
050 ’0よりも備かに崎箭高い温度で熱処理を施す
主要な過程が設けられる。そして、SA3図(C)に示
す如き形成菌にかくの如き熱処理を施すことによってP
形エピタキシャル層を不純物源として基板内に浅い拡散
が一様に行われるものとすることができる。つまり、第
3図(d)に示すようlこ、第3図(C)のものに対し
て1100’0のmriで3時間の熱処理を行うことに
より、約3〜5(μm)のP膨拡散層7が形成し得る。
かくの如く、熱処理を施すことは、P形エピタキシャル
層と基板とが接したPN結合が結晶のよい基板側へ(3
〜5)(μm)移動する結果を生み接合特性の改善が行
われるものとなり、しかもPN結合の特性改善のみなら
ず後述する如く埋込みゲート形成時lこチャンネルの閉
塞を防止する上で大きな役割を演じるものとなる。そし
てかかる熱処理を施すことは本発明の主眼の1つである
。
層と基板とが接したPN結合が結晶のよい基板側へ(3
〜5)(μm)移動する結果を生み接合特性の改善が行
われるものとなり、しかもPN結合の特性改善のみなら
ず後述する如く埋込みゲート形成時lこチャンネルの閉
塞を防止する上で大きな役割を演じるものとなる。そし
てかかる熱処理を施すことは本発明の主眼の1つである
。
また、第3図(d)に示すように形成後酸化膜2//’
とP形エピタキシャル成長層2′をミラー研磨で除去し
て第3図(e)の如き形状に仕上げることができ、その
のちこの研磨面にゲートを埋込むため濃度10”−10
”(atoms/cc)を有するn形シリコy 単結晶
層5″が15〜20(μWL)の厚みに形成されて第3
図(f)のものとすることができる。
とP形エピタキシャル成長層2′をミラー研磨で除去し
て第3図(e)の如き形状に仕上げることができ、その
のちこの研磨面にゲートを埋込むため濃度10”−10
”(atoms/cc)を有するn形シリコy 単結晶
層5″が15〜20(μWL)の厚みに形成されて第3
図(f)のものとすることができる。
かくの如く8g3図に示すものは、特に第3図(C)に
示されるように基板l“は切込み溝6が設けられた凹状
面内側にP形のエピタキシャル層で埋めるようIこした
ものであって、その2段階のP形不純物譲度に差をもた
せて続いて熱処理を廁される大きな特長を有する。すな
わち、これを具体的にさらに記述するならば、凹状底部
よりモノシランにボロンをドープしてボロン濃度が(I
XIOI9)(atoms/cc)オーダーのP形エピ
タキシャル成長層を1050’Oの温度で10(μWL
)成長させ、さらに連続してこの上にボロン義度が(I
XIOll) (atoms/cc)オーダーのP形エ
ピタキシャル成長層を5〜7(μm)成長させる。した
がって、尿さ15(μ7FL)に凹状に切込まれた切込
み#46部分が埋まることになる。
示されるように基板l“は切込み溝6が設けられた凹状
面内側にP形のエピタキシャル層で埋めるようIこした
ものであって、その2段階のP形不純物譲度に差をもた
せて続いて熱処理を廁される大きな特長を有する。すな
わち、これを具体的にさらに記述するならば、凹状底部
よりモノシランにボロンをドープしてボロン濃度が(I
XIOI9)(atoms/cc)オーダーのP形エピ
タキシャル成長層を1050’Oの温度で10(μWL
)成長させ、さらに連続してこの上にボロン義度が(I
XIOll) (atoms/cc)オーダーのP形エ
ピタキシャル成長層を5〜7(μm)成長させる。した
がって、尿さ15(μ7FL)に凹状に切込まれた切込
み#46部分が埋まることになる。
その後、P形エピタキシャル成長温度より僅か1ζ高い
1100°0の温度で3時間の熱処理を施すことにより
、PN接合を基板側へ約3〜5(μ桐移動させられたP
膨拡散層7を形成し得るものである。これらの関係をさ
らにまた第4図〜第6図を参照して説明する。
1100°0の温度で3時間の熱処理を施すことにより
、PN接合を基板側へ約3〜5(μ桐移動させられたP
膨拡散層7を形成し得るものである。これらの関係をさ
らにまた第4図〜第6図を参照して説明する。
ここに、第4図は第3図(c)に示される(X−X)の
縦方向相離における不純物の分布を表わすものであり、
第5図はゲートが埋込まれる前のゲート表面から厚み方
向深さすなわち第3図(c)に示す(x’ −x’ )
の縦方向における不純物濃度の分布を表すものであり、
第6図は第3図(elこ示す07−X“)のゲート領域
の表面濃度分布を表わすものであり。
縦方向相離における不純物の分布を表わすものであり、
第5図はゲートが埋込まれる前のゲート表面から厚み方
向深さすなわち第3図(c)に示す(x’ −x’ )
の縦方向における不純物濃度の分布を表すものであり、
第6図は第3図(elこ示す07−X“)のゲート領域
の表面濃度分布を表わすものであり。
これら第4図〜第6図の縦軸を!り目盛で示している。
かかる第4図、第5図および第6図においては、まず第
4図においてゲート4“領域の縦方向濃度分布にてその
底部は(IXIOIす(atoms/cc)オーダーと
なり、その上面側が(IXIOIQ(atoms/cc
)オーダとなるH 、 Lの2段階で形成されるものと
なることが示される。つぎに%第5図は第4図に形成さ
れたものに熱処理が加えられて変化した濃度分布が示さ
れる。すなわち、前述の2段階の突変分布を有するP形
エピタキシャル成長層部分はその上面側が表面濃度が(
lXl0”)(atom@/cc)オーダーを有するP
J−、このP層より内側が(lX101す(atoms
/cc)オーダーを有するP 層かりなり、これに接し
てゲート領域形成後の熱処理によりP++層を拡散源と
して拡散形成されたP層の拡散層が連なる如く形成され
る。したがって、Pゲート部分においてはその上部より
り、HおよびMすなわら低映度域、高濃度域および中濃
度域を構成する分布を有することが示されるものとなる
。かようにPゲートの表面露出部の濃度が低くその内部
側に高い濃度をもたせた3つの濃度分布を有するものと
することができる。
4図においてゲート4“領域の縦方向濃度分布にてその
底部は(IXIOIす(atoms/cc)オーダーと
なり、その上面側が(IXIOIQ(atoms/cc
)オーダとなるH 、 Lの2段階で形成されるものと
なることが示される。つぎに%第5図は第4図に形成さ
れたものに熱処理が加えられて変化した濃度分布が示さ
れる。すなわち、前述の2段階の突変分布を有するP形
エピタキシャル成長層部分はその上面側が表面濃度が(
lXl0”)(atom@/cc)オーダーを有するP
J−、このP層より内側が(lX101す(atoms
/cc)オーダーを有するP 層かりなり、これに接し
てゲート領域形成後の熱処理によりP++層を拡散源と
して拡散形成されたP層の拡散層が連なる如く形成され
る。したがって、Pゲート部分においてはその上部より
り、HおよびMすなわら低映度域、高濃度域および中濃
度域を構成する分布を有することが示されるものとなる
。かようにPゲートの表面露出部の濃度が低くその内部
側に高い濃度をもたせた3つの濃度分布を有するものと
することができる。
つぎにまた、第6図においては、エピタキシャル法で形
成したPゲートの高一度(lxlolす(a tons
/cc)と低濃度ill、 (lXl0”)(、ato
ms/cc)を有する部分にて、その高濃度域の濃度が
(5XlG”)(atomt/cc)オーダーに低下さ
れてなるものが示される。これは、M3図(c)に示す
如く形成してさらに熱処理が施されることにより、凹状
の内側へのP形エピタキシャル成長工程においては、最
初に成長する高一度域が拡散源となって基板l“へ拡散
するために濃度低下を生じるものとなるからである。そ
して、エピタキシャル成長より(IXIO”)(ato
ms/cc)の製置を有していたものを、前述した如き
熱処理したのちには前記の値に減少されたものとなるこ
とが実験によっても得ることができた。かように特に表
面痰度の高いP+十層の表面露出部の濃度を低く抑える
ように工夫したことは本ゲート形成法にあっても注目す
べき点である。
成したPゲートの高一度(lxlolす(a tons
/cc)と低濃度ill、 (lXl0”)(、ato
ms/cc)を有する部分にて、その高濃度域の濃度が
(5XlG”)(atomt/cc)オーダーに低下さ
れてなるものが示される。これは、M3図(c)に示す
如く形成してさらに熱処理が施されることにより、凹状
の内側へのP形エピタキシャル成長工程においては、最
初に成長する高一度域が拡散源となって基板l“へ拡散
するために濃度低下を生じるものとなるからである。そ
して、エピタキシャル成長より(IXIO”)(ato
ms/cc)の製置を有していたものを、前述した如き
熱処理したのちには前記の値に減少されたものとなるこ
とが実験によっても得ることができた。かように特に表
面痰度の高いP+十層の表面露出部の濃度を低く抑える
ように工夫したことは本ゲート形成法にあっても注目す
べき点である。
さらに、前記第5図および第6図に示す如き機能より、
堀込みゲートを有する半導体装置の製造上および特性上
つぎに列挙するような大きなメリットをもたらすものと
なる。
堀込みゲートを有する半導体装置の製造上および特性上
つぎに列挙するような大きなメリットをもたらすものと
なる。
(1) 製造面より
(1−1) 表面に露出したPゲートの濃度が101
′(atoms/cc)オーダーと低いのでゲート埋込
みのために引続いて行われるゲートと反対の導電形を有
して濃度カミ0” 〜10”(atoms/cc)を有
する3形エピタキシャル層の成長時にオートドープ現象
が発生し離<、チャンネルの閉鎖を確実に防止でき歩留
りを大巾に高めることが可能になる。
′(atoms/cc)オーダーと低いのでゲート埋込
みのために引続いて行われるゲートと反対の導電形を有
して濃度カミ0” 〜10”(atoms/cc)を有
する3形エピタキシャル層の成長時にオートドープ現象
が発生し離<、チャンネルの閉鎖を確実に防止でき歩留
りを大巾に高めることが可能になる。
(l−2) Pゲートの中心部カミQl” (ato
ms/cc)オーダーと尚濃度エピタキシャル成長層で
形成されるため、ゲート抵抗が小さくゲート取出し電極
間距離を大巾にのばすことが可能になって、取出し電極
数を低減できさらには作業工程の簡素化をもたらす。
ms/cc)オーダーと尚濃度エピタキシャル成長層で
形成されるため、ゲート抵抗が小さくゲート取出し電極
間距離を大巾にのばすことが可能になって、取出し電極
数を低減できさらには作業工程の簡素化をもたらす。
(2)特性面より
(2−1) ゲート接合は拡散法で形成されるために
逆方向特注に浸れリーク電流が小さい。
逆方向特注に浸れリーク電流が小さい。
(2−z ) ゲート抵抗値が小さいので早いスイッ
チング特性が得られる。
チング特性が得られる。
(2−3) 前記取出し電極数を大巾に低減可能なた
め、例えばこの面積増加分だり素子の熱抵抗を減少でき
る。
め、例えばこの面積増加分だり素子の熱抵抗を減少でき
る。
以上説明した如く本発明によれば、2段階の濃↓
度分布をもたらす如を件エピタキシャル成長とこれに続
く熱処理を巧みに用い、埋込みを行うゲートと反対の導
電形層に接するゲートの一度を低くしゲート中心部の一
度を高くすることにより、檀々の利点を有して効用し得
る産業的価値の篩い埋込みゲートの形成法を提供できる
。
く熱処理を巧みに用い、埋込みを行うゲートと反対の導
電形層に接するゲートの一度を低くしゲート中心部の一
度を高くすることにより、檀々の利点を有して効用し得
る産業的価値の篩い埋込みゲートの形成法を提供できる
。
なお本説明はN形の基板のPゲート構造のものによった
が、P形を用いた基板のn形グート構造のものであって
も本発明が同一に適用できることは勿論である。
が、P形を用いた基板のn形グート構造のものであって
も本発明が同一に適用できることは勿論である。
第1図、第2図は従来方式の拡散法、エピタキシャル成
長法を用いて埋込みゲートを形成する概念を示す半導体
装置の縦方向断面説明図、第3図は第1図および第2図
に類して表した本発明による一例の概念を示す縦方向断
面説明図である。第4図、第5図および第6図はM3図
の説明のため表した減産分布を示す図である。 ltl’el“・・・・・シリコン基I!<基[)、2
,2’。 i・・・・・・酸化種、4.4’、4“・・・・・・グ
ー)、5.5’。 5“・・・・・・n形シリコン単結晶層、6・・・・・
・切込み溝、7・・・・・・P形拡散發。 M 、!’f出#峨人 東洋環イ、貞ユ諸、;’1 ij:式会社代表者 土
井 、ヅ 葡11叉 躬2図 (C)(り 第 J 図 [
長法を用いて埋込みゲートを形成する概念を示す半導体
装置の縦方向断面説明図、第3図は第1図および第2図
に類して表した本発明による一例の概念を示す縦方向断
面説明図である。第4図、第5図および第6図はM3図
の説明のため表した減産分布を示す図である。 ltl’el“・・・・・シリコン基I!<基[)、2
,2’。 i・・・・・・酸化種、4.4’、4“・・・・・・グ
ー)、5.5’。 5“・・・・・・n形シリコン単結晶層、6・・・・・
・切込み溝、7・・・・・・P形拡散發。 M 、!’f出#峨人 東洋環イ、貞ユ諸、;’1 ij:式会社代表者 土
井 、ヅ 葡11叉 躬2図 (C)(り 第 J 図 [
Claims (1)
- 【特許請求の範囲】 (11m込みゲート方式半導体装置を生成する方法にお
いて、埋込みゲートを形成するに際してシリコン基板に
凹状の切込み溝を設け、この凹状の切込みTjijをエ
ピタキシャル成長法を用いることにより凹状−」込み溝
の縦方向断面が2つの濃度分布を有する如く前記シリコ
ン基板と反対の導電形をもつシリコン単結晶で満たして
ゲートを形成せしめるとともに、続いてエピタキシャル
成長温度よりも僅かに高い温度の熱処理を施したのちこ
の上にシリコン基板と同じ導電形のシリコン結晶を積む
ようにしたことを特徴とする半導体装置の埋込みゲート
形成法。 (2) 前記凹状切込み溝の縦方向断面の底部を、エピ
タキシャル成長法で形成される高濃度層を熱地Jにによ
り中濃度の拡散層+形成し、この拡散層の上にエピタキ
シャル成焼法による高濃度層を設けるとともに、凹状切
込み溝の縦方向断面の上層部をエピタキシャル成長法で
低111If層を設けるようにした特許請求の範囲第(
1)項記載の半導体装置の塊込みゲート形成法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14695782A JPS5936971A (ja) | 1982-08-26 | 1982-08-26 | 半導体装置の埋込みゲ−ト形成法 |
US06/511,193 US4528745A (en) | 1982-07-13 | 1983-07-06 | Method for the formation of buried gates of a semiconductor device utilizing etch and refill techniques |
EP83304079A EP0099270B1 (en) | 1982-07-13 | 1983-07-13 | Method for the formation of buried gates of a semiconductor device |
DE8383304079T DE3381267D1 (de) | 1982-07-13 | 1983-07-13 | Verfahren zur herstellung von vergrabenen gates fuer eine halbleiteranordnung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14695782A JPS5936971A (ja) | 1982-08-26 | 1982-08-26 | 半導体装置の埋込みゲ−ト形成法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5936971A true JPS5936971A (ja) | 1984-02-29 |
Family
ID=15419400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14695782A Pending JPS5936971A (ja) | 1982-07-13 | 1982-08-26 | 半導体装置の埋込みゲ−ト形成法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5936971A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60253279A (ja) * | 1984-05-29 | 1985-12-13 | Toyota Central Res & Dev Lab Inc | 半導体歪み測定器 |
JPS61130769A (ja) * | 1984-11-30 | 1986-06-18 | 株式会社日立製作所 | 低温廃ガスを利用した寒冷発生方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49130185A (ja) * | 1973-04-12 | 1974-12-13 | ||
JPS50117373A (ja) * | 1974-02-28 | 1975-09-13 | ||
JPS5269585A (en) * | 1975-12-09 | 1977-06-09 | Nippon Gakki Seizo Kk | Semiconductor device |
JPS56157058A (en) * | 1980-04-14 | 1981-12-04 | Thomson Csf | Semiconductor device and method of manufacturing same |
-
1982
- 1982-08-26 JP JP14695782A patent/JPS5936971A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49130185A (ja) * | 1973-04-12 | 1974-12-13 | ||
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JPS60253279A (ja) * | 1984-05-29 | 1985-12-13 | Toyota Central Res & Dev Lab Inc | 半導体歪み測定器 |
JPH0337750B2 (ja) * | 1984-05-29 | 1991-06-06 | Toyoda Chuo Kenkyusho Kk | |
JPS61130769A (ja) * | 1984-11-30 | 1986-06-18 | 株式会社日立製作所 | 低温廃ガスを利用した寒冷発生方法 |
JPH0449029B2 (ja) * | 1984-11-30 | 1992-08-10 | Hitachi Ltd |
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