JPS5936941A - Manufacture of semiconductor device - Google Patents
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- JPS5936941A JPS5936941A JP14705282A JP14705282A JPS5936941A JP S5936941 A JPS5936941 A JP S5936941A JP 14705282 A JP14705282 A JP 14705282A JP 14705282 A JP14705282 A JP 14705282A JP S5936941 A JPS5936941 A JP S5936941A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に係わり。[Detailed description of the invention] [Technical field of invention] The present invention relates to a method of manufacturing a semiconductor device.
特にフィールド領域における素子分離作用の確実化をは
かった半導体装置の製造方法に関する。In particular, the present invention relates to a method of manufacturing a semiconductor device that ensures element isolation in a field region.
近年、半導体装置の微細化及び高密度化に伴い、各種の
素子分離技術が開発されている。素子分離に際しては、
寄生チャネルによる絶縁不良を防止し、かつ寄生容聞を
小さくする必要がある。このため、半導体基板の菓子形
成領域間のフィールド領域に厚い酸化膜を埋め込む方法
が注目されている。In recent years, various element isolation techniques have been developed as semiconductor devices become smaller and more densely packed. When separating elements,
It is necessary to prevent insulation defects due to parasitic channels and to reduce parasitic noise. For this reason, a method of embedding a thick oxide film in a field region between confectionery forming regions of a semiconductor substrate is attracting attention.
このような索子分離技術として、最近ＢＯＸ（Ｂｕｒｙ
ｌｎｇ ０ｘ１ｄｅ １ｎｔｏ ５ｉｌｉｃｏｎ Ｑｒ
ｏｏｖｅ ） 法が開発された（特公昭５４−３６０
３４号）。このＢＯＸ法では、まず半導体基板の素子形
成領域上に耐エツチング及び耐イオン注入用マスクツ４
り−ンを設け、半導体基板のフィールド領域を選択エツ
チングして溝部を形成し、この溝部に反転防止のための
イオン注入を行う。次いで、上６己溝部にリフトオフ法
を用いて酸化膜を埋め込み基板表面を平坦化する。かく
して素子分離工程が施された試料は、その表面が平坦化
されているので、後続する菓子形成工程や酸線形成工程
等におけるリングラフィ精度が高いものとなる。゛また
、素子形成領域上に予め形成しておくｉｔ エツチング
及び耐イオンエツチング用マスクツｆターンによシ菓子
形成領域の寸法が規定されるので、該領域の寸法誤差を
少なくすることができ、筒集積化に極めて優れている。BOX (Bury) has recently been developed as such a cord separation technique.
lng 0x1de 1nto 5ilicon Qr
oove) law was developed
No. 34). In this BOX method, first, an etching-resistant and ion-implanting mask 4 is placed over the element formation region of the semiconductor substrate.
A trench is formed by selectively etching the field region of the semiconductor substrate, and ions are implanted into the trench to prevent inversion. Next, an oxide film is buried in the upper groove portion using a lift-off method to planarize the substrate surface. Since the surface of the sample subjected to the element separation process is flattened, the phosphorography accuracy in the subsequent confectionery forming process, acid ray forming process, etc. is high. Furthermore, since the dimensions of the confectionery forming area are defined by the etching and ion etching mask f turns formed in advance on the element forming area, dimensional errors in the area can be reduced, and Extremely good at integration.
しかしながら、この釉の方法にあっては次のような問題
があった。すなわち、前記イオン注入の除、溝部の底部
には比較的多量のイオンが注入されるが、前部の側壁に
μイオンは殆んど注入されない。このため、製造された
半導体装置において溝部の側壁に寄生チャネルが生じる
虞れがあり、十分な素子分離を行うことはできなかった
。第１図は前述した素子分離工程の後納Ｍｌ” −）型
電界効果トランジスタを形成した場合の、ダート印加電
圧Ｖｇとドレイン電流Ｉｄとの関係を示す特性図である
。本来の望ましい曲線Ａに寄生トランジスタの特性曲線
Ｂが加わシ、実際には曲＆ＩＣの特性を示してしまう。However, this glazing method had the following problems. That is, except for the ion implantation described above, a relatively large amount of ions are implanted into the bottom of the trench, but almost no μ ions are implanted into the front sidewall. For this reason, there is a risk that a parasitic channel will be generated on the sidewalls of the trench in the manufactured semiconductor device, making it impossible to achieve sufficient element isolation. FIG. 1 is a characteristic diagram showing the relationship between the dart applied voltage Vg and the drain current Id when a field effect transistor of Ml''-) type is formed after the element isolation process described above. When the transistor characteristic curve B is added, it actually shows the characteristics of the IC.
これは、トランジスタのＯＦＦ状態でのリーク電流の原
因となシ、集積回路の誤動作や菓子破壊を招く要因とな
る。このように、ＢＯＸ法を用いても確実な素子分離を
行うことはできなかった。This causes leakage current when the transistor is in the OFF state, and causes malfunction of the integrated circuit and destruction of the confectionery. As described above, even if the BOX method is used, reliable element isolation cannot be achieved.
本発明の目的は、素子形成領域の寸法誤差を少なくし配
線形成工程のリングラフィ精度を賃くできるのは勿論の
こと、寄生チャネルの発生を有効に防止することができ
、素子分離の確実化及び素子特性の向上等に寄与し得る
半導体装置の製造方法を提供することにある。It is an object of the present invention to not only reduce dimensional errors in the element formation region and improve phosphorography accuracy in the wiring formation process, but also to effectively prevent the generation of parasitic channels and ensure element isolation. Another object of the present invention is to provide a method for manufacturing a semiconductor device that can contribute to improving device characteristics.
本発明の骨子は、半導体基板のフィールド領域をなす溝
部の側部に、基板と同等′１を型の不純物を有効にドー
ピングし、寄生チャネルの発生を確実に防止することに
ある。The gist of the present invention is to effectively dope the sides of a trench forming a field region of a semiconductor substrate with an impurity of the same type as that of the substrate, thereby reliably preventing the generation of a parasitic channel.
すなわち本発明は、ＢＯＸ法を用いる半導体装置の製造
方法において、′Ｐ導体基板上の全面に第１の絶縁膜を
形成したのち、半導体基板の素子形成領域上に多結晶シ
リコン脱酸いは金ＮＵからなる第１のマスクツ母ターン
を形成し、次いで第１のマスクツ９ター／の少なくとも
側部にメタルシリサイドからなる第２のマスクツ母ター
ンを形成し、次いでこれら第１及び紀２のマスク・母タ
ーンをマスクとし上記絶縁膜及び半導体基板を選択エツ
チングして溝部を形成し、次いで上記第２のマスクパタ
ーンを除去し１次いで上記第１のマスクパターンをマス
クとして半導体基板に該基板と同導電型の不純物をドー
ピングし、しかるのち上記溝部に第２の絶縁膜を埋め込
むようにした方法である。That is, the present invention provides a method for manufacturing a semiconductor device using the BOX method, in which a first insulating film is formed on the entire surface of a P conductor substrate, and then polycrystalline silicon deoxidation or gold is deposited on the element formation region of the semiconductor substrate. A first mask mother turn made of NU is formed, then a second mask mother turn made of metal silicide is formed on at least the side of the first mask mother turn, and then these first and second mask mother turns are formed. Using the mother turn as a mask, the insulating film and the semiconductor substrate are selectively etched to form a groove, the second mask pattern is removed, and the first mask pattern is used as a mask to form the semiconductor substrate with the same conductivity as the substrate. In this method, a type impurity is doped, and then a second insulating film is buried in the trench.
また、本発明は前記第１のマスクツリーンを形成したの
ち、前ｉＭ＋：［２のマスクパターンを形成する前に前
記不純物１・゛−ピング工程を行い。Further, in the present invention, after forming the first mask tree, and before forming the previous iM+:[2 mask pattern, the impurity 1 dipping step is performed.
さらに前記構部を形成したのち再び不純物ドーピング工
程を行うようにした方法である。In this method, the impurity doping process is performed again after forming the structure.
また、本発明は前記第１のマスクツ９ターンとして多結
晶シリコン膜を用いると共に、前記第２のマスクツｆタ
ーンとして多結晶シリコン膜表面のみに金ＰＡ股を選択
被着可能な技術にょシ被看された金属膜を用いるようＫ
した方法である。In addition, the present invention uses a polycrystalline silicon film as the first nine turns of the mask, and employs a technique that allows gold PA crotches to be selectively deposited only on the surface of the polycrystalline silicon film as the second mask f turns. K
This is the method.
本発明によれば、従来のＢＯＸ法と同様に素子形成領域
の寸法誤差を少なくでき、配線形成工程のリングラフィ
精度を高くすることができる。According to the present invention, as with the conventional BOX method, it is possible to reduce the dimensional error in the element formation region, and it is possible to improve the phosphorography accuracy in the wiring formation process.
しかも、第１のマスクツｆターンをマスクとして不純物
をドーピングすることにょシ、第２のマスク・ｆターン
で規定される溝部の側部に基板と同導電型の不純物を十
分ドーピングすることができる。このため、寄生チャネ
ルの発生を有効に防止することができ、素子分離の確実
化及び素子特性の向上をはがシ得る。したがって、集積
回路の製造において絶大なる効果を発揮する。Moreover, by doping impurities using the first mask f-turn as a mask, the sides of the trench defined by the second mask f-turn can be sufficiently doped with impurities of the same conductivity type as the substrate. Therefore, the generation of parasitic channels can be effectively prevented, ensuring element isolation and improving element characteristics. Therefore, it is extremely effective in manufacturing integrated circuits.
”！＆、ｉ２のマスクｉ’Ｌ？ターンをセルファライン
で形成する・ことができるので、このマスクツ９ターン
を形成することによる加工精度の低下はない。さらに、
第２のマスクパターンは金属膜と多結晶シリコン換との
反応によ多形成されるので、これらのいずれかの膜厚を
制御するのみで、第２のマスクツヤターンの寸法を制御
性良く規定することができる。同様に、第２のマスクツ
やターンとして金属膜を選択被着させる場合も被着膜厚
を制御性良く規定できるので、第２のマスク・ぞターン
を寸法制御性良く形成し得る等の効果を奏する。"!&, since the mask i'L? turns of i2 can be formed by self-line, there is no decrease in processing accuracy due to the formation of this mask tsu 9 turns.Furthermore,
Since the second mask pattern is formed by a reaction between the metal film and polycrystalline silicon, the dimensions of the second mask gloss can be defined with good controllability by simply controlling the thickness of one of these films. can do. Similarly, when a metal film is selectively deposited as the second mask or turn, the thickness of the deposited film can be defined with good controllability, so the second mask or turn can be formed with good dimensional control. play.
第２図（ａ）〜（ｊ）は本発明の第１の実施例に係わる
ＭＯＳ ＋−ランジスタ製造工程を示す断面図である。FIGS. 2(a) to 2(j) are cross-sectional views showing the manufacturing process of a MOS +- transistor according to the first embodiment of the present invention.
′まず、第２図（、）に示す如く比抵抗５〜５０〔Ω−
画〕のＰ型（１００）シリコン基板（半導体基板）ｌ上
に厚さ５’００［Ｘ）の熱酸化膜（第１の絶縁膜）２を
形成し、この熱酸化膜２上に多結晶シリコン膜（第１の
マスク・ぐターン）３を形成した。多結晶シリコン膜３
は後工程においてエツチング及びイオン注入のマスクと
なるものであυ％累菓子成領域に対応したｉ９ターンと
なっている。次いで、第２図（ｂ）に示す如く多結晶シ
リコン膜３をマスクとして用い、基板１内に加速電圧２
０〜５０［ｋｅＶ］、ドーズＭＩＸＩ・０＋ｚ（ｃｍ−
ｓ）でホウ素（Ｂ ）をイオン注入した。ここで、図
中４に示す部分がイオン注入領域である。'First, as shown in Figure 2 (,), the specific resistance is 5 to 50 [Ω-
A thermal oxide film (first insulating film) 2 with a thickness of 5'00 A silicon film (first mask pattern) 3 was formed. Polycrystalline silicon film 3
This serves as a mask for etching and ion implantation in the subsequent process, and has an i9 turn corresponding to the υ% cumulative formation region. Next, as shown in FIG. 2(b), using the polycrystalline silicon film 3 as a mask, an accelerating voltage 2 is applied to the substrate 1.
0 to 50 [keV], dose MIXI・0+z(cm-
Boron (B) was ion-implanted in step s). Here, the portion indicated by 4 in the figure is the ion implantation region.
次に、第２図（Ｃ）に示す如く試料全面に白金膜（金属
膜）５を０．０５〔μｍ）蒸涜Ｊし成した。次いで、こ
の試料を５５０〔℃〕で１０分間熱処理することによシ
、第２図（ｄ）に示す如く多結晶シリコン膜３の表面に
接する白金膜５のみをＳｌと反応させてプラチナシリサ
イドＭ（第２のマスクパターン）６を形成した。続いて
、王水を用い第２図（ｅ）に示す如く未反応の白金膜５
を除去した。Next, as shown in FIG. 2(C), a platinum film (metal film) 5 of 0.05 [μm] was vaporized over the entire surface of the sample. Next, by heat-treating this sample at 550 [°C] for 10 minutes, only the platinum film 5 in contact with the surface of the polycrystalline silicon film 3 is reacted with Sl to form platinum silicide M, as shown in FIG. 2(d). (Second mask pattern) 6 was formed. Subsequently, using aqua regia, the unreacted platinum film 5 was removed as shown in FIG. 2(e).
was removed.
その後、プラチナシリサイド族６をマスクとして熱酸化
膜２及び基板Ｊを選択エツチングすることりこよシ、第
２図（ｆ）に示す如く溝部７を形成した。ここで、上記
エツチングには寸法精度の置い異方性ドライエツチング
法を用いた。次いで、第２図（ｇ）に示す如くプラチナ
シリサイド膜６をマスクと１７て、基板１に加速電圧２
０〜５０ ［１＜ｅＶ ］、ドーズｊ（１１Ｘ １０”
〔ｃｍ−” 〕でＢ を１ｆびイオン注入した。ここ
で、図中８に示す部分がイオン注入領域でｐる。かくし
て形成された構造は、基板１のフィールド領域に溝部７
が設けられ、溝部７の側部及び底部にＢ が十分ドーピ
ングされたものとなっている。Thereafter, using the platinum silicide group 6 as a mask, the thermal oxide film 2 and the substrate J were selectively etched to form a groove 7 as shown in FIG. 2(f). Here, for the etching, a position anisotropic dry etching method with high dimensional accuracy was used. Next, as shown in FIG. 2(g), an accelerating voltage of 2 is applied to the substrate 1 using the platinum silicide film 6 as a mask 17.
0 to 50 [1<eV], dose j (11X 10”
[cm-''] B was ion-implanted by 1 f.Here, the part shown at 8 in the figure is the ion-implanted region.The structure thus formed has a trench 7 in the field region of the substrate 1.
is provided, and the sides and bottom of the groove portion 7 are sufficiently doped with B.
矢に、前記プラチナシリサイド膜６及び多結晶シリコン
膜３を除去ｔ７たのち、第２図（ｂ）に示す如く試料上
に気相成長法を用い２酸化シリコン１（Ｑ（第２の絶縁
膜）９を堆積し、その上にレジスト膜１０をスピンコー
ドしその表面を平坦化した。ここで、上記２酸化シリコ
ン膜９を堆積する前工程とし、前記プラチナシリサイド
膜６を除去したのち試料上に２酸化シリコン膜を堆積し
、１欠いてこの２酸化シリコン膜を希弗酸浴液でエツチ
ングし素子形成領域とフィールド領域との段差部の２酸
化シリコン膜を選択的に除去する。続いて、前記多結晶
シリコン膜３を除去し、その後前記２酸化シリコン膜９
及びレソス）Ｉｔｌ Ｏの形成工程を行うようにしても
よい。次いで、レジスト膜１０及び２酸化シリコンＭ９
をそれぞれのエツチング速度が等しい条件下で、基板１
が露出するまでエツチングすることにより、第２図（１
）に示す如く前記溝部７に２酸化シリコン膜９を残存せ
Ｌ−め、その表面を平坦化した。これによシ、シリコン
基板ノのフィールド領域をなす溝部７に２酸化シリコン
膜９が平坦に埋め込まれ、かつ溝部７の底部のみならず
側部にも基板１と同導電型の不純物Ｂ″′が十分にドー
ピングされた構造が実現されることになる。After removing the platinum silicide film 6 and the polycrystalline silicon film 3, silicon dioxide 1 (Q) is deposited on the sample using the vapor phase growth method as shown in FIG. 2(b). ) 9 was deposited, and a resist film 10 was spin-coded on it to planarize its surface.Here, as a pre-step for depositing the silicon dioxide film 9, after removing the platinum silicide film 6, a resist film 10 was formed on the sample. A silicon dioxide film is deposited on the substrate, and the silicon dioxide film is etched with a dilute hydrofluoric acid bath solution to selectively remove the silicon dioxide film at the stepped portion between the element forming region and the field region. , the polycrystalline silicon film 3 is removed, and then the silicon dioxide film 9 is removed.
and Resos) Itl 2 O formation step may be performed. Next, resist film 10 and silicon dioxide M9
Under conditions where the respective etching rates are equal, substrate 1
Figure 2 (1) is etched until exposed.
), the silicon dioxide film 9 was left in the trench 7, and its surface was planarized. As a result, the silicon dioxide film 9 is flatly buried in the trench 7 forming the field region of the silicon substrate, and the impurity B''' of the same conductivity type as the substrate 1 is added not only to the bottom of the trench 7 but also to the sides thereof. A fully doped structure will be realized.
々お、これ以降は通常の工程によυ第２図（」）に示す
如くダート絶縁膜１０及び多結晶シリコンダート１１が
形成される。さらに、第３図に第２図（ｊ）の矢視Ａ−
Ａ断面を示す如く砒素イオン（ＡＭ＋）注入等によシン
ース・ ドレイン１２＊。Thereafter, a dirt insulating film 10 and a polycrystalline silicon dirt 11 are formed by normal steps as shown in FIG. 2 (''). Furthermore, in FIG. 3, arrow view A- in FIG. 2(j) is shown.
As shown in cross-section A, a thin drain 12* is formed by implanting arsenic ions (AM+) or the like.
１２ｂを形成し、その後配線パターン形成等を行うこと
によってＭＯＳ ）ランジスタが作成されることになる
。12b and then conduct wiring pattern formation, etc., to create a MOS transistor.
かくして本実施例によれば、フィールド領域をなす溝部
７の底部のみならず側部にも十分なる不純物ドーピング
を行うことができるので、作成されたＭＯＳ ）ランジ
スタの寄生チャネル発生を確実に防止することができる
。また、溝部７の側部におけるイオン注入領域の幅は、
前記第２図（ｃ）における白金膜５の蒸着厚さによｐ制
御住良く規定することができる。このため、溝部７の側
部にドーピングすべき不純物ドーピング領域のＩｌｍを
、必要とする幅に精度良く規定すること〃Ｓでき、ＭＯ
Ｓ ）ランマスク製造上における有用性は極めて高いも
のである。Thus, according to this embodiment, not only the bottom but also the sides of the trench 7 forming the field region can be sufficiently doped with impurities, thereby reliably preventing the generation of parasitic channels in the fabricated MOS transistor. I can do it. Furthermore, the width of the ion implantation region at the side of the groove 7 is as follows:
P control can be well defined by the deposition thickness of the platinum film 5 shown in FIG. 2(c). Therefore, it is possible to precisely define Ilm of the impurity doping region to be doped on the side of the trench 7 to the required width, and MO
S) It is extremely useful in manufacturing run masks.
第４図（、）〜（ｄ）は第２の実施例に係わる製造工程
を示す断面図である。なお、第２図（＆）〜（ｊ）と同
一部分には同一符号を付して、その詳しい説明は省略す
る。この実施例が先に説明した第１の実施例と異なる点
は、前記フィールド領域へのイオン注入工程を１回で済
ませるようにしたことにある。すなわち、前記第２図（
＆）に示した熱酸化膜２及び多結晶シリコン族３の形成
後、イオン注入を行うことなく第４図（ａ）に示す如く
白金膜５を形成した。次いで、先のシ（１の実施例と同
仔に第４図（ｂ）に示す如くプラチナシリサイド膜６を
形成したのち、シリサイド化されなかった白金膜５を除
去し、次いで同図（ｃ）に示す如くプラチナシリサイド
膜６をマスクとして熱酸化Ｍ２及び基板ｌを選択エツチ
ングすることによシ溝部７を形成した。しかるのち、第
４図（ｄ）に示す如くプラチナシリサイド膜６を除去し
、その後多結晶シリコンｊ換３をマスクとして基板ＩＫ
Ｂ のイオン注入を行った。FIGS. 4(a) to 4(d) are cross-sectional views showing the manufacturing process according to the second embodiment. Note that the same parts as in FIGS. 2(&) to (j) are given the same reference numerals, and detailed explanation thereof will be omitted. This embodiment differs from the first embodiment described above in that the ion implantation process into the field region is completed only once. That is, the above-mentioned Fig. 2 (
After forming the thermal oxide film 2 and the polycrystalline silicon group 3 shown in &), a platinum film 5 was formed as shown in FIG. 4(a) without performing ion implantation. Next, after forming a platinum silicide film 6 as shown in FIG. 4(b) in the same manner as in the previous example (1), the platinum film 5 that was not silicided was removed, and then the platinum silicide film 6 was removed as shown in FIG. 4(c). As shown in FIG. 4(d), the groove portion 7 was formed by selectively etching the thermally oxidized M2 and the substrate 1 using the platinum silicide film 6 as a mask.Thereafter, the platinum silicide film 6 was removed as shown in FIG. 4(d). After that, IK the substrate using polycrystalline silicon J exchange 3 as a mask.
B ion implantation was performed.
かくして形成された試料は、前記第２図（ｇ）に示した
のと同様に溝部７の底部及び側部にＢ＋がイオン注入さ
れた構造となる。したがって、先の第１の実施例と同様
の効果を奏するのは勿論、イオン注入工程を１回だけ少
なくし得る等の利点がある。なお、第４図（ｄ）に示し
た状態の後は前記第２図（ｈ）〜（Ｊ）に示す工程上１
旬るデの工程が施され、ＭＯＳトランジスタが作成され
ることになる。The sample thus formed has a structure in which B+ ions are implanted into the bottom and sides of the groove 7, similar to that shown in FIG. 2(g). Therefore, it goes without saying that the same effects as in the first embodiment can be achieved, but there are also advantages such as the number of ion implantation steps can be reduced by one. Note that after the state shown in FIG. 4(d), step 1 shown in FIG. 2(h) to (J) above
A series of steps are then performed to produce a MOS transistor.
第５図（、）〜（Ｃ）は第３の実施例に係わる製造工程
を示す断面図である。なお、第１図（、）〜（ｊ）と同
一部分には同一符号を伺して、その詳しい説明は省略す
る。この実施例が先の第１の実施例と異なる点は、前記
第２のマスクとして金属膜を用いることにある。この実
施例では、まず、第５ ｉ （ａ）に示す如くシリコン
基板１上に熱酸化１１０２、多結晶シリコン膜３及びシ
リコン窒化膜１３を順次形成したのち、シリコン窒化膜
１３及び多結晶シリコン膜３を選択エツチングしこ九ら
の膜３，１３を素子形成領域上に残す。続いて、上記各
膜３，１３をマスクとして基板１にＢ＋をイオン注入し
た。仄いで、多結晶シリコン１模３の露出面のみに金属
膜を蒸着できる選択蒸着技術を用い、第５図（ｂ）に示
す如く多結晶シリコン膜３の側部にＡｅ等の金属膜（第
２のマスクパターン）７４を形ルｌｊＬンそ。ここで、
前記シリコン窒化膜１３は必すしも必要なものではなく
、多結晶シリコン膜３の全面に金属膜Ｊ４を蒸着するよ
うにしてもよい。FIGS. 5(a) to 5(c) are cross-sectional views showing the manufacturing process according to the third embodiment. Note that the same parts as in FIGS. 1(,) to (j) are designated by the same reference numerals, and detailed explanation thereof will be omitted. This embodiment differs from the first embodiment in that a metal film is used as the second mask. In this embodiment, first, as shown in Section 5 i (a), thermal oxidation 1102, polycrystalline silicon film 3, and silicon nitride film 13 are sequentially formed on silicon substrate 1, and then silicon nitride film 13 and polycrystalline silicon film 13 are formed in sequence. 3 is selectively etched to leave the films 3 and 13 on the element formation region. Subsequently, B+ ions were implanted into the substrate 1 using the films 3 and 13 as masks. Using a selective vapor deposition technique that allows a metal film to be deposited only on the exposed surface of the polycrystalline silicon film 3, a metal film (such as Ae) is deposited on the side of the polycrystalline silicon film 3, as shown in FIG. 5(b). 2 mask pattern) 74 in the form ljLn. here,
The silicon nitride film 13 is not absolutely necessary, and a metal film J4 may be deposited on the entire surface of the polycrystalline silicon film 3.
次いで、第５図（ｃ） Ｖｃ示す如く多結晶シリコン族
３、シリコン窒化膜１３及び金属膜１４をマスクとして
ＩＡ酸化膜２及び基板１を選択エツチングすることによ
シ、溝部７を形成した。続いて、上記各＃ ３ ＋ １
３ ＋ １４をマスクとしてＢ＋のイオン注入を行った
。これにより、先の第１及び第２の実施例と同様に溝部
７の底部及び側部にＢがイオン注入された構造を実現す
ることができた。したがって、先のＭｌの実施例と同様
の効果が得られる。また、この実施例ではイオン注入工
程を２回行つたが、先の第２の実施例のように１回のイ
オン注入で済ませることもできる。Next, as shown in FIG. 5(c) Vc, a trench 7 was formed by selectively etching the IA oxide film 2 and substrate 1 using the polycrystalline silicon group 3, silicon nitride film 13, and metal film 14 as masks. Next, each of the above #3 + 1
B+ ions were implanted using 3+14 as a mask. As a result, it was possible to realize a structure in which B ions were implanted into the bottom and sides of the trench 7, similar to the first and second embodiments. Therefore, the same effects as in the previous Ml embodiment can be obtained. Further, although the ion implantation process was performed twice in this embodiment, it is also possible to perform the ion implantation process once as in the second embodiment.
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記第１及び第２の実施例の変形例とし
て、第６図（−）に示す如く第１のマスクパターンとし
ての多結晶シリコン膜３の代シに白金膜１５を用い、こ
の白金股１５の周面に同図伽）に示す如く第２のマスク
ツ４ターンとしてのプラチナシリサイド膜６を形成する
ようにしてもよい。さらに、第２のマスクパターンはプ
ラチナシリサイドに限るものではなく、メタルシリサイ
ドであれば用いてもよい。また、前記第２図（、）に示
す工程で多結晶シリコンＭ３の上面にシリコン窒化膜１
３等の絶縁膜を形成して」３・き、その後の工程で第７
図に示す如く多結晶シリコン膜３、つまり第１のマスク
ツ９ターンの側部にのみメタルシリサイド膜６からなる
紀２のマスクツ４ターンを形成するようにしてもよい。Note that the present invention is not limited to the embodiments described above. For example, as a modification of the first and second embodiments, a platinum film 15 is used in place of the polycrystalline silicon film 3 as the first mask pattern, as shown in FIG. A platinum silicide film 6 may be formed as a second mask with four turns as shown in FIG. Further, the second mask pattern is not limited to platinum silicide, and any metal silicide may be used. In addition, in the process shown in FIG. 2(, ), a silicon nitride film 1
After forming the third insulating film, the seventh insulating film is formed in the subsequent process.
As shown in the figure, the second mask 4 turns made of the metal silicide film 6 may be formed only on the sides of the polycrystalline silicon film 3, that is, the first mask 9 turns.
同様に、給１のマスク・リーンとして金属膜１５を用い
た場合、上記の絶縁膜の形成により第８図に示す如く金
属膜１５の側部にのみメタルシリサイド膜６を残すこと
も可能である。Similarly, when the metal film 15 is used as the mask lean for the supply 1, it is also possible to leave the metal silicide film 6 only on the sides of the metal film 15 as shown in FIG. 8 by forming the above-mentioned insulating film. .
また、前記溝部の底部及び側部に注入するイオン棟或い
はドーズ量等は、仕様に応じて適宜定めればよい。さら
に、ＭＯＳ ）ランジスタに限らず、各種半導体装置の
素子分離に適用することが可能である。要するに本発明
は、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。Further, the ion ridge or dose to be implanted into the bottom and side portions of the groove portion may be determined as appropriate depending on the specifications. Furthermore, it is applicable not only to MOS (MOS) transistors but also to element isolation of various semiconductor devices. In short, the present invention can be implemented with various modifications without departing from the gist thereof.
第１図は従来方法で形成されたＭＯＳ ）ランジスタの
ダート電圧ｖｇとドレイン電流Ｉｄとの関係を示す特性
図、第２図（１）〜（ｊ）は本発明の第１の実施例に係
わるＭＯＳ ）ランジスタ製造工程を示す断面図、第３
図は第２図（ｊ）の矢視Ａ−Ａ断面図、第４図（、）〜
（ｄ）は第２の実施例を示す工程断面図、第５図（、）
〜（、）はＭ３の実施例を示す工程断面図、Ｍ６図（、
）〜（ｂ）乃至第８図はそれぞれ変形例を説明するため
の工程断面図である。
１・・・シリコン基板（半導体基板）、２・・・熱酸化
膜（第１の絶縁膜）、３・・・多結晶シリコン膜（第１
のマスクパターン）、５・・・白金膜、６・・・プラチ
ナシリサイド膜（第２のマスクツ臂ターン）、？・・・
溝部、９・・・２酸化シリコン膜（Ｍ２の絶縁膜）、１
０・・・ダート絶縁膜、１１・・・多結晶シリコンゲー
ト、１２ｍ、１２ｂ・・・ソース自ドレイン、１３・・
・シリコン窒化膜、１４・・・金属ＢＭ（第２のマスク
・リーン）、１５・・・白金膜（第１のマスクパターン
）。
出願人代理人 弁理士 鈴 江 武 彦第１ 図
０ ０．５ ｔｏ １．ｓ ２
．０杵）電圧Ｖ９［Ｖ、ｌ−
第２図
第２図
第３図
第６図
第４図
Ｂ＋
第５図
Ｂ＋Fig. 1 is a characteristic diagram showing the relationship between dart voltage vg and drain current Id of a MOS transistor formed by a conventional method, and Fig. 2 (1) to (j) are related to the first embodiment of the present invention. MOS) Cross-sectional view showing the transistor manufacturing process, Part 3
The figure is a sectional view taken along arrow A-A in Figure 2 (j), and Figure 4 (,)~
(d) is a process sectional view showing the second embodiment, and FIG. 5 (,)
~(,) is a process sectional view showing an example of M3, M6 diagram (,
) to (b) to FIG. 8 are process cross-sectional views for explaining modified examples, respectively. 1... Silicon substrate (semiconductor substrate), 2... Thermal oxide film (first insulating film), 3... Polycrystalline silicon film (first
mask pattern), 5...Platinum film, 6...Platinum silicide film (second mask arm turn), ? ...
Groove portion, 9...Silicon dioxide film (M2 insulating film), 1
0... Dirt insulating film, 11... Polycrystalline silicon gate, 12m, 12b... Source self-drain, 13...
- Silicon nitride film, 14... Metal BM (second mask lean), 15... Platinum film (first mask pattern). Applicant's agent Patent attorney Takehiko Suzue 1st Figure 0 0.5 to 1. s2
．． 0) Voltage V9 [V, l- Figure 2 Figure 2 Figure 3 Figure 6 Figure 4 B+ Figure 5 B+
Claims (8)
程と、上記半導体基板の素子形成領域上に多結晶シリコ
ン膜或いは金属膜からなる第１のマスク・七ターンを形
成する工程と、上記第１のマスク・ぐターンの少なくと
も側部にメタルシリサイド°からなる第２のマスクパタ
ーンを形成する工程と、上記第１及び第２のマスク・七
ターンをマスクとし前記絶縁膜及び半導体基板を選択エ
ツチングして溝部を形成する工程と、次いで上記第２の
マスク・ぐターンを除去する工程ど、次いで前記第１の
マスクパターンをマスクとして前記半導体基板に該基板
と同導電型の不純物をド−ピングする工程と、しかるの
ち前記溝Ｍに第２の絶縁膜を埋め込む工程とを具備して
なることを特徴とする半導体装置の製造方法。(1) A step of forming a first insulating film on the entire surface of the semiconductor substrate, and a step of forming a first mask of seven turns made of a polycrystalline silicon film or a metal film on the element formation region of the semiconductor substrate. , forming a second mask pattern made of metal silicide on at least the side portions of the first mask patterns, and using the first and second mask patterns as masks to cover the insulating film and semiconductor substrate; In the step of selectively etching the pattern to form a groove, and in the step of removing the second mask pattern, impurities of the same conductivity type as that of the semiconductor substrate are added to the semiconductor substrate using the first mask pattern as a mask. A method of manufacturing a semiconductor device, comprising the steps of doping, and then burying a second insulating film in the groove M.
として、前記多結晶シリコン族からなる第１のマスクパ
ターンが形成された試料上に金）ＩＡ膜を破着したのち
、上記多結晶シリコン膜及び金属膜を反応させてメタル
シリサイドを形成し、次いで上記シリサイド化されなか
った金属膜を除去するようにしたことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。(2) As the step of forming the second mask/seven turns, a gold)IA film is ruptured on the sample on which the first mask pattern made of the polycrystalline silicon group is formed, and then the polycrystalline silicon 2. The method of manufacturing a semiconductor device according to claim 1, wherein a metal silicide is formed by reacting a film and a metal film, and then the metal film that has not been turned into silicide is removed.
して、前記金属膜からなる第１のマスク・２ターンが形
成された試料上に多結晶シリコン膜を被着したのち、上
記金属膜及び多結晶シリコン膜を反応させてメタルシリ
サイドを形成シ、次いで上記シリサイド化されなかった
多結晶シリコン膜を除去するようにしたことを特徴とす
る特許請求の範囲第１項記載の千尋体装置の製造方法。(3) In the step of forming the second mask pattern, a polycrystalline silicon film is deposited on the sample on which the first mask and two turns made of the metal film are formed, and then the metal film and the polycrystalline 2. The method of manufacturing a chihiro body device according to claim 1, wherein a metal silicide is formed by reacting a silicon film, and then the polycrystalline silicon film that has not been turned into silicide is removed.
程と上記半導体基板の素子形成領域上に多結晶シリコン
膜或いは金ＰＡ股からなる第１のマスクパターンを形成
する工程と、上記紀１Ｆ）−ｒスフパターンをマスクと
して前記半導体基板に該基板と同導電型の不純物をドー
ピングする工程と、次いで上記第１のマスクツ４ターン
の少なくとも側部にメタルシリサイドから々る第２のマ
スクパターンを形成する工程と、上記第１及び紀２のマ
スクパターンをマスクとし前記絶縁膜及び半導体基板を
選択エツチングして溝部を形成する工程と、次いで上記
第１及び第２のマスクパターンをマスクとして前記半導
体基板に該基板と同導電型の不純物をドーピングする工
程と、しかるのち前記溝部に第２の絶縁膜を埋め込む工
程とを具備してなることを特徴とする半導体装置の製造
方法。(4) a step of forming a first insulating film over the entire surface of the semiconductor substrate; a step of forming a first mask pattern made of a polycrystalline silicon film or a gold PA crotch on the element formation region of the semiconductor substrate; 1F) A step of doping the semiconductor substrate with an impurity of the same conductivity type as the substrate using the r-splash pattern as a mask, and then applying a second mask made of metal silicide to at least the sides of the four turns of the first mask. a step of forming a pattern, a step of selectively etching the insulating film and the semiconductor substrate using the first and second mask patterns as masks, and forming a groove, and then using the first and second mask patterns as masks. A method for manufacturing a semiconductor device, comprising the steps of doping the semiconductor substrate with an impurity of the same conductivity type as the substrate, and then burying a second insulating film in the trench.
して、前記多結晶シリコン膜からなる第１のマスクパタ
ーンが形成された試料上に金属膜を被鳥したのち、上記
多結晶シリコン膜及び金属膜を反応させてメタルシリサ
イドを形成し、次いで上ｍｌシリサイド化されなかった
金属膜を除去する上うにしノこことを特徴とする特許請
求の範囲第４項記載の半導体装置の製造方法。(5) In the step of forming the second mask pattern, a metal film is coated on the sample on which the first mask pattern made of the polycrystalline silicon film is formed, and then the polycrystalline silicon film and the metal film are coated. 5. The method of manufacturing a semiconductor device according to claim 4, further comprising forming a metal silicide by reacting the metal silicide, and then removing the metal film that has not been turned into silicide.
る工程として、前記金ｈ４股からなる第１のマスクツ母
ターンが形成された試料上に多結晶シリコン麟を被着し
たのち、上記金属膜及び多結晶シリコン膜を反応させて
メタルシリライ＋ｐを形成し、次いで上記シリサイド化
されなかった多結晶シリコン膜を除去するようにしたこ
とを特徴とする特許請求の範囲第４項記載の半導体装荷
の製造方法。(6) +: As the step of forming the second mask turf in iJ, after depositing polycrystalline silicon on the sample in which the first mask turf consisting of the gold h4 crotches has been formed, the above-mentioned metal The semiconductor loading method according to claim 4, characterized in that the film and the polycrystalline silicon film are reacted to form metal silyl +p, and then the polycrystalline silicon film that has not been silicided is removed. Production method.
程と、上記半導体基板の素子形成領域上に多結話シリコ
ン膜からなる第１のマスクパターンを形成する工程と、
上記第１のマスクツ９ターンの少なくとも側部に金絹膜
を選択的に被着せしめて第２のマスクパターンを形成す
る工程と、上記第１及び第２のマスクツヤターンをマス
クとし前記絶縁膜及び多結晶シリコン膜を選択エツチン
グして溝部を形成する工程と、次いで上記第２のマスク
パターンを除去する工程と、次いで前記第１のマスクツ
やターンをマスクとして前記半導体基板に該基板と同等
電型の不純物をドーピングする工程と、しかるのち前記
湾部に第２の絶縁膜を埋め込む工程とを具備してなるこ
とを特徴とする半導体装置の製造方法。(7) a step of forming a first insulating film on the entire surface of the semiconductor substrate; a step of forming a first mask pattern made of a multi-connected silicon film on the element formation region of the semiconductor substrate;
selectively depositing a gold silk film on at least the sides of the nine turns of the first mask to form a second mask pattern, and using the first and second mask gloss turns as masks, the insulating film and a step of selectively etching the polycrystalline silicon film to form a groove, a step of removing the second mask pattern, and a step of etching the semiconductor substrate with an electric potential equivalent to that of the substrate using the first mask pattern or turn as a mask. 1. A method of manufacturing a semiconductor device, comprising the steps of doping with a type impurity, and then embedding a second insulating film in the recessed portion.
程と、上記半導体基板の素子形成領域上に多結晶シリコ
ン服からなるＭｌのマスクツ４ターンを形成する工程と
、上記第１のマスクツやターンをマスクとしてｔ〕０記
半尋体基板に該基板と同等電型の不純物をドーピングタ
る工程と、欠いて上ＢＱ 第１のマスク・母ターンの少
なくとも１１１１１部に金属膜を選択的に被着し−Ｃ第
２のマスクパターンを形成する工程と、次いで上記第１
及び第２のマスクパターンをマスクとし前記絶縁膜及び
半導体基板を選択エツチングして溝部を形成する工程と
、次いで上記第１及び第２のマスクパターンをマスクと
してＰｉ１ノ記半滲６体基板に該基板と同等電型の不純
物をドーピングする工程と、しかるのち前１己尚部にム
ふ２の絶縁物を埋め込む工程とを具備してなることを％
徴とする半導体装置の製造方法。(8) a step of forming a first insulating film on the entire surface of the semiconductor substrate; a step of forming four turns of Ml mask made of polycrystalline silicon clothing on the element formation region of the semiconductor substrate; A step of doping a semicircular substrate with an impurity of the same electric type as that of the substrate using the mask or turn as a mask, and selecting a metal film on at least 11111 parts of the first mask/mother turn. forming a second mask pattern;
and a step of selectively etching the insulating film and the semiconductor substrate using the second mask pattern as a mask to form a groove, and then applying the first and second mask patterns to the semicircular substrate of Pi1 as a mask. The method includes a step of doping an impurity of the same electric type as the substrate, and a step of embedding a second insulator in the first part.
A method for manufacturing a semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705282A JPS5936941A (en) | 1982-08-25 | 1982-08-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705282A JPS5936941A (en) | 1982-08-25 | 1982-08-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936941A true JPS5936941A (en) | 1984-02-29 |
Family
ID=15421409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14705282A Pending JPS5936941A (en) | 1982-08-25 | 1982-08-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936941A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269532A (en) * | 1985-09-21 | 1987-03-30 | Mitsubishi Electric Corp | Semiconductor integrated circuit device and manufacture thereof |
| US5643822A (en) * | 1995-01-10 | 1997-07-01 | International Business Machines Corporation | Method for forming trench-isolated FET devices |
| KR20220042057A (en) | 2019-07-29 | 2022-04-04 | 다이셀미라이주 주식회사 | Carboxymethylcellulose or its salt and its composition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753530A (en) * | 1980-08-01 | 1982-03-30 | Basf Ag | Manufacture of polyphenyl ether |
-
1982
- 1982-08-25 JP JP14705282A patent/JPS5936941A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753530A (en) * | 1980-08-01 | 1982-03-30 | Basf Ag | Manufacture of polyphenyl ether |
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| JPS6269532A (en) * | 1985-09-21 | 1987-03-30 | Mitsubishi Electric Corp | Semiconductor integrated circuit device and manufacture thereof |
| US5643822A (en) * | 1995-01-10 | 1997-07-01 | International Business Machines Corporation | Method for forming trench-isolated FET devices |
| KR20220042057A (en) | 2019-07-29 | 2022-04-04 | 다이셀미라이주 주식회사 | Carboxymethylcellulose or its salt and its composition |
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