JPS593656A - Control system of history storage device - Google Patents

Abstract

PURPOSE:To utilize a history memory effectively, by displaying history data by one-cycle for registering, comparing it with new data, and inhibiting writing to the history memory when no difference is recognized. CONSTITUTION:Various control data are extracted as, for example, X, (a), (b), (b), (c)... as shown in the figure, stored in a register 5A, and then transferred to a register 5B delayed by one-cycle. The outputs of the registers 5A and 5B are compared with each other by a comparing circuit to detect whether they coincide with each other or not. When dissidence is detected, the contents of the register 5B are written in the history memory successively, but when a coincidence signal is detected, the writing operation is inhibited. Consequently, required minimum data reside in the history memory, and said memory is prevented from being occupied by the samd data.

Description

【発明の詳細な説明】 （至）発明の技術分野 本発明は、ヒス）　ＩＪ記憶装置制御方式、特に予め定
められた個数のアドレス・ロケーションを有するヒスト
リ記憶装置上にヒストリ・データをオーバライドしてゆ
くデータ処理装置において、最小限必要なヒス）　ＩＪ
・データをいわば選択して格納できるようにしたヒスト
リ記憶装置制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to an IJ storage control scheme, particularly for overriding history data on a history storage having a predetermined number of address locations. Minimum required hiss for data processing equipment) IJ
- This relates to a history storage device control method that allows data to be selectively stored.

ω）技術の背景と問題点 従来から、ヒストリ・データをヒストリ記憶装置上の予
め定められた個数のアドレス・ロケーション上にオーバ
ライドする形で格納してゆき、必要な時点で、ヒス）　
ＩＪ記憶装置上の内容を続出し。ω) Technical background and problems Traditionally, history data is stored in a predetermined number of address locations on the history storage device in an overriding manner, and when necessary, history data is stored at a predetermined number of address locations on the history storage device.
The contents on the IJ storage device are output one after another.

過去の所定期間内でのヒストリ・データを分析できるよ
うにすることが行われている。Efforts are being made to enable analysis of historical data within a predetermined period of time.

しかし、この種のヒストリ記憶装置上にはいわハ各すイ
クル毎にヒストリ・データが書込まれてゆくことから９
例えばデータ処理装置上でハング状態が生じると所定期
間経過後には上記ヒストリ記憶装置上の内容がすべて同
一内容にガってしまうことが生じかねない。However, since history data is written on this type of history storage device every cycle,
For example, if a hang condition occurs on the data processing device, the contents on the history storage device may all become the same after a predetermined period of time has elapsed.

甘た成る場合には、所望の命令が実行されてから所望の
複数サイクル経過後にヒス）　ＩＪ記憶装置に対するオ
ーバライドを停止せしめて、所望のヒストリ・データが
ヒストリ記憶装置上に残るようにすることが望まれる。If you are unreasonable, you can stop overriding the IJ storage device after a desired number of cycles after the desired instruction is executed, so that the desired history data remains in the history storage device. desired.

（Ｃ）　　発明の目的と構成 本発明は上記の点を解決することを目的としており１本
発明のヒス）　ＩＪ記憶装置制御方式は命令実行の状態
がセットされるラッチ群を少なくともそなえ、予め定め
られた個数のアドレス・ロケーションを有しかつアドレ
ス・レジスタの内容にて指定されるアドレス・ロケーシ
ョン上にオーバライドする形で上記ラッチ群の内容を含
むヒストリ・データを格納するヒストリ記憶装置を有す
るデータ処理装置において、上記ヒストリ・データを少
なくとも１サイクル分遅延せしめて上記ヒストリ記憶装
置に書込む書込みレジスタと、新しく生成されたヒスト
リ・データが上記少なくとも１サイクル分遅延されてい
る書込みレジスタの内容に対して差異をもつか否かをチ
ェックする比較回路とをそ々え、該比較回路が一致出力
全発したことによって上記アドレス・レジスタの内容更
新を停止して上記ヒス）　ＩＪ記憶装置に対する書込み
を停止するよう構成したことを特徴としている。そして
更に上記構成のもとてヒストリ記憶装置に対する書込み
停止条件を指示できるよう忙することを特徴としている
。以下図面を参照しつつ説明する。(C) Object and Structure of the Invention The present invention aims to solve the above-mentioned problems.1 The IJ storage device control system of the present invention has at least a group of latches in which the state of instruction execution is set, and a data processing device having a history storage device having a specified number of address locations and storing history data including the contents of the latch group in a form overriding the address locations specified by the contents of the address register. a write register for writing the history data to the history storage device with a delay of at least one cycle; and a write register in which the newly generated history data is delayed by at least one cycle. A comparison circuit for checking whether or not there is a difference is provided, and when the comparison circuit generates all match outputs, updating of the contents of the address register is stopped and writing to the IJ storage device is stopped. It is characterized by being configured as follows. A further feature of the above configuration is that it is possible to instruct conditions for stopping writing to the history storage device. This will be explained below with reference to the drawings.

（２）発明の実施例 第１図は本発明の一実施例構成、第２図および第３図は
夫々第１図図示構成の動作を説明する説明図を示す。(2) Embodiment of the Invention FIG. 1 shows a configuration of an embodiment of the present invention, and FIGS. 2 and 3 are explanatory views for explaining the operation of the configuration shown in FIG. 1, respectively.

第１図において、１はラッチ群を含むデータ処理装置機
能部、２は制御部記憶装置であってマイクロ・プログラ
ムが格納されているもの、３はマイクロ命令読出しレジ
スタ、４は命令デコード回路、５Ａ、５Ｂは夫々ヒスト
リ記憶装置書込みレジスタであってレジスタ５Ｂの内容
はレジスタ５Ａの内容が１サイクル遅延されてセットさ
れヒストリ記憶装置へ書込まれるもの、６は比較回路で
あってレジスタ５Ａの内容とレジスタ５Ｂの内容とを比
較するもの、７はヒストリ記憶装置アドレス・レジスタ
、８はヒストリ記憶装置、９けカウンタであってカウン
タ・スタート指示によってカウントを開始して所定数を
数えてキャリ出力を発しまたカウンタ・クリヤ指示によ
ってクリヤされるもの、１０．１１は夫々歩進回路、１
２は書込データＣ用カウンタ、１３，１４．１５は夫々
ゲートを表わしている。In FIG. 1, 1 is a data processing device functional unit including a latch group, 2 is a control unit storage device in which a microprogram is stored, 3 is a microinstruction read register, 4 is an instruction decoding circuit, and 5A is an instruction decoding circuit. , 5B are history storage device write registers, and the contents of register 5B are set after one cycle delay of the contents of register 5A and written to the history storage device. 6 is a comparison circuit that writes the contents of register 5A and the contents of register 5A. 7 is a history storage device address register, 8 is a history storage device, and a 9-digit counter that starts counting in response to a counter start instruction, counts a predetermined number, and issues a carry output. Also, those cleared by the counter clear instruction, 10 and 11 are respectively step circuits and 1
2 represents a counter for write data C, and 13, 14, and 15 represent gates, respectively.

データ処理装置は、制御記憶装置２から読出されたマイ
クロ命令にもとづいて、デコード回路４が当該命令を解
読して処理を進める。この処理の間９機能部１において
２は例えばラッチ群の内容が変化されてゆき９図示「種
々の制御データ・信号の状態」として指示されるヒスト
リ・データが各サイクル毎、レジスタ５Ａにセットされ
る。そして１次のサイクルにおいてレジスタ５Ｂに転送
され、一方レジスタ５Ａには新しいヒストリ・データが
セットされる形となる。In the data processing device, the decoding circuit 4 decodes the microinstructions based on the microinstructions read from the control storage device 2 and proceeds with the processing. During this process, for example, the contents of the latch group 2 are changed in the functional unit 1, and the history data indicated as "states of various control data and signals" shown in the figure is set in the register 5A for each cycle. Ru. Then, in the first cycle, the data is transferred to register 5B, while new history data is set in register 5A.

レジスタ５Ａ上のヒストリ・データとレジスタ５Ｂ上の
ヒストリ・データとは比較回路６によって比較されてお
り、比較回路６が不一致出力を発している限ぎシ、アド
レス・レジスタ７の内容が＋１されると共に、ヒストリ
記憶装置８に対して書込指示を与えてレジスタ５Ｂの内
容を書込データＢとして書込む。一方図示下段左方のゲ
ート１３がオンされ、カウンタ１２の内容は値「０」と
される。そして、この内容が書込データＣとして上記レ
ジスタ５Ｂの内容と一緒にヒストリ記憶装置８上に書込
まれる。The history data on register 5A and the history data on register 5B are compared by comparison circuit 6, and as long as comparison circuit 6 outputs a mismatch output, the contents of address register 7 are incremented by 1. At the same time, a write instruction is given to the history storage device 8 to write the contents of the register 5B as write data B. On the other hand, the gate 13 on the lower left side of the figure is turned on, and the contents of the counter 12 are set to the value "0". This content is then written as write data C on the history storage device 8 together with the content of the register 5B.

これに対して、何んらかの理由によって、レジスタ５Ａ
の内容とレジスタ５Ｂの内容に不一致が生じると、比較
回路６は一致出力を発して、ゲート１４をオンし、カウ
ンタ１２の元の値を＋１してカウンタ１２内に書戻すよ
うにされる。このとキ、ゲート１５がオンされず、アド
レス・レジスタ７の内容は更新されず、かつヒス）ＩＪ
記憶装置８には書込みが行かれない。On the other hand, for some reason, register 5A
When a mismatch occurs between the contents of the register 5B and the contents of the register 5B, the comparator circuit 6 issues a coincidence output, turns on the gate 14, and writes back the original value of the counter 12 by +1. At this time, the gate 15 is not turned on, the contents of the address register 7 are not updated, and the hiss (IJ)
No writing is done to the storage device 8.

第２図は、第１図図示の上記動作に対応した所のヒスト
リ記憶装置への書込み態様を示している。FIG. 2 shows a manner of writing to the history storage device corresponding to the above operation shown in FIG.

今仮に、ヒストリ・データがＹ、Ｘ、　　α＋ｂ、＋ｂ
＋　　’＋　　Ｃ＋　ｄ＋　　ｇ＋　、ｌ’＋　　Ｑ＋
　ｈ”””と抽出されたとする。このデータは、レジス
タ５Ｂに転送され。Now, suppose the history data is Y, X, α+b, +b
+ '+ C+ d+ g+ , l'+ Q+
Suppose that h""" is extracted. This data is transferred to register 5B.

比較回路６によって比較される。比較回路６が不一致出
力を発している間、アドレス・レジスタ７の内容は歩進
され、カウンタ１２の内容は値「０」を保ち、ヒストリ
記憶装置８上には、ヒストリ・データ￥、　Ｘ、　ａ　
　が順に書込まれる。そして１図示の如く、比較回路６
の内容が一致出力を発すると、カウンタ１２の内容は歩
進され、アドレス・レジスタ７の内容の歩進が停止され
、ヒストリ記憶装置８への書込みが停止される。この結
果、ヒストリ・データが上述の如＜、Ｙ、Ｘ、　α、ｂ
、ｂ。Comparison circuit 6 compares them. While the comparator circuit 6 is outputting a mismatch output, the contents of the address register 7 are incremented, the contents of the counter 12 keep the value "0", and the history data \, X, a
are written in order. As shown in Figure 1, the comparator circuit 6
When the contents of the counter 12 issue a match output, the contents of the counter 12 are incremented, the incrementing of the contents of the address register 7 is stopped, and writing to the history storage device 8 is stopped. As a result, the history data becomes as described above <, Y, X, α, b
, b.

’＋　　’＊　ｄ＊　　’＋　ｆ＋　　Ｑ＊　　ｈ””
’・の如く与えられても。'+ '* d* '+ f+ Q* h""
Even if it is given like '・.

同一データについての書込みがなくなり、ヒストリ記憶
装置８に対する言わば無駄な書込みが防止される。また
、データ処理装置がハング状態になると、上記比較回路
６は一致出力を発することから、従来の如くヒス）　Ｉ
Ｊ記憶装置の内容が全く同一内容のもののみとなってし
まうことがない。Writing of the same data is eliminated, and unnecessary writing to the history storage device 8 is prevented. In addition, when the data processing device is in a hung state, the comparison circuit 6 outputs a coincidence output, so that it does not generate a hiss as in the conventional case.
This prevents the contents of the J storage device from becoming completely identical.

上記の如きヒス）　ＩＪ記憶装置に対する書込みは成る
適宜時点において停止され、ヒストリ記憶装置８上に存
在するヒストリ・データ（過去の）を読出してチェック
することが必要となる。乙のよう・な書込み停止と読出
しとは例えばデータ処理装置に障害が発生した時点々ど
に行われるものであるが、任意の成る命令が実行される
こととなった時点あるいはその時点から所定のサイクル
の後の時点において行いたいことがある。Writing to the IJ storage device (as described above) is stopped at an appropriate point in time, and it is necessary to read and check the history data (past) existing on the history storage device 8. Writing stop and read operations as described above are performed whenever a failure occurs in the data processing device, but they are also performed at the time when an arbitrary instruction is executed or at a predetermined time from that point onwards. There are things you might want to do at a later point in the cycle.

このため、第１図図示の実施例においては、デコード回
路４によって成る命令が解読さ−れたとき。Therefore, in the embodiment shown in FIG. 1, when the instruction formed by the decoding circuit 4 is decoded.

カウンタ９に対してカウンタ・スタート信号を発し、カ
ウンタ９が任意所定のサイクル数を数え終った時点にお
いて、アドレス・レジスタ７へ更新禁止を指示しかつヒ
ストリ記憶装置８への書込みを禁止するようにする。そ
して、ヒストリ記憶装置８の内容を読出してチェックす
るようＫする。A counter start signal is issued to the counter 9, and when the counter 9 finishes counting an arbitrary predetermined number of cycles, it instructs the address register 7 to prohibit updating and prohibits writing to the history storage device 8. do. Then, K is pressed to read and check the contents of the history storage device 8.

当該チェックが行われた後には、成る命令にもとづいて
カウンタ・クリヤが指示され、ヒストリ記憶装置８への
書込みが再開される。After this check is performed, counter clearing is instructed based on the next instruction, and writing to the history storage device 8 is restarted.

■　発明の詳細 な説明した如く２本発明によれば、ヒス）　ＩＪ記憶装
置８上にいわば必要最小限のヒストリ・データが存在す
ることとカリ、また所定の命令の実行をきっかけとして
ヒストリ記憶装置８の内容を読出すようにすることがで
きる。As described in detail, according to the present invention, there is a possibility that the minimum necessary history data exists on the IJ storage device 8, and that the history storage device is activated by the execution of a predetermined command. 8 can be read out.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例構成、第２図および第３図は
夫々第１図図示構成の動作を説明する説明図を示す。 図中、１はデータ処理装置機能部、２は制御記憶装置、
３はマイクロ命令読出しレジスタ、４は命令デコード回
路、５は書込みレジスタ、６は比較回路、７はアドレス
・レジスタ、８はヒストリ記憶装置、９はカウンタ、１
２１ｄ書込みデータＣ用カウンタを表わす。 特許出願人　富士通株式会社FIG. 1 shows an embodiment of the present invention, and FIGS. 2 and 3 are explanatory diagrams for explaining the operation of the structure shown in FIG. 1, respectively. In the figure, 1 is a data processing device functional unit, 2 is a control storage device,
3 is a microinstruction read register, 4 is an instruction decode circuit, 5 is a write register, 6 is a comparison circuit, 7 is an address register, 8 is a history storage device, 9 is a counter, 1
21d represents a write data C counter. Patent applicant Fujitsu Limited

Claims (2)

【特許請求の範囲】[Claims] （１）命令実行の状態がセットされるラッチ群を少なく
ともそなえ、予め定められた個数のアドレス・ロケーシ
ョンを有しかつアドレス・レジスタの内容にて指定され
るアドレス・ロケーション上にオーバライドする形で上
記ラッチ群の内容を含むヒストリ・データを格納するヒ
ストリ記憶装置を有するデータ処理装置において、上記
ヒストリ・データを少なくとも１サイクル分遅延せしめ
て上記ヒス）　ＩＪ記憶装置に書込む書込みレジスタと
。 新しく生成されたヒス）　ＩＪ・データが上記少なくと
も１サイクル分遅延されている書込みレジスタの内容に
対して差異をもつか否かをチェックする比較回路とをそ
なえ、該比較回路が一致出力を発シタコトによって上記
アドレス・レジスタ（７１）内容更新を停止して上記ヒ
ス）　ＩＪ記憶装置に対する書込みを停止するよう構成
したことを特徴とするヒストリ記憶装置制御方式。(1) At least a group of latches in which the state of instruction execution is set, a predetermined number of address locations, and overrides the address location specified by the contents of the address register. In a data processing device having a history storage device for storing history data including contents of a group of latches, a write register for delaying the history data by at least one cycle and writing the history data to the HIS) IJ storage device. A comparator circuit for checking whether the newly generated hiss data differs from the contents of the write register delayed by at least one cycle, and the comparator circuit outputs a match output. A history storage device control method characterized in that the update of the contents of the address register (71) is stopped by the above-mentioned hiss), and writing to the IJ storage device is stopped. （２）命令実行の状態がセットされるラッチ群を少なく
と本そなえ、予め定められた個数のアドレス・ロケーシ
ョンを有しかつアドレス・レジスタの内容にて指定され
るアドレス・ロケーション上にオーバライドする形で上
記ラッチ群の内容を含むヒストリ・データを格納するヒ
ストリ記憶装置を有するデータ処理装置において、上記
ヒストリ・データを少なくとも１サイクル分遅延せしめ
て上記ヒストリ記憶装置に書込む書込みレジスタと。 新しく生成されたヒス）　ＩＪ・データが書込みレジス
タの内容に対して差異をもつか否かチェックする比較回
路とをそガえ、該比較回路が一致出力を発したことにも
とづいて同一内容のヒストリ・データのヒス）　ＩＪ記
憶装置への書込みを停止するよう構成すると共に、与え
られた命令を解読して予め定められた命令が解読された
ことにもとづいて上記ヒストリ記憶装置への書込み停止
条件を与えるよう構成したことを特徴とするヒストリ記
憶装置制御方式。(2) A form that has at least a group of latches in which the state of instruction execution is set, has a predetermined number of address locations, and overrides the address location specified by the contents of the address register. and a write register for writing the history data to the history storage device with a delay of at least one cycle, in a data processing device having a history storage device for storing history data including the contents of the latch group. A comparator circuit that checks whether the newly generated histogram data differs from the contents of the write register, and based on the fact that the comparator circuit has issued a match output, the history data with the same content is・Data histology) The device is configured to stop writing to the IJ storage device, and also sets conditions for stopping writing to the history storage device based on a given command being decoded and a predetermined command being decoded. A history storage device control method, characterized in that the history storage device control method is configured to provide a history storage device.