JPS5936285B2 - 制御方法及び装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、複数のサブシステム内の周辺装置をアクセス
するための方法及びシステムに関する。

割込を行う周辺装置に応じて計算システムを動作させる
のに各種のシステムや方法が用いられている。ひとつの
従来システムではプロセツサの人力とへそしてシステム
の全ての周辺装置中のひとつの割込出力とへ接続したひ
とつの割込導体が使用される。割込導体に割込要求信号
がのるとプロセツサが応答してソフトウエアのポーリン
グサブルーチンを実行する。このポーリングサブルーチ
ンにより、優先順位に従つてシステムの各周辺装置をア
ドレスして周辺装置をポールし、どの周辺装置が割込要
求を発生したかを判定する。このポ−リング操作により
割込要求をした周辺装置が特定されると、ついでプロセ
ツサはストアされたテーブルを参照して適正な割込要求
のサービスサブルーチンをアドレスする。しかし、割込
周辺装置の優先順位を与えるのに、このようなソフトウ
エアのポーリングシステムを使用することは、多数の周
辺装置を有する工業制御システム等のシステムの制御に
は適さない。計算システムにて制御される装置から割込
要求信号が発生するごとに全周辺装置をポールするのに
長い時間を要するからである。これは、特に最大速度に
近い速度で動作するシステムについて言える。

工業制御システムは、比較的安価でかつ低速度のマィク
ロプロセッサ、メモリ及び関連した論理回路が使用され
るため、典型的には最大速度に近い速度で動作する。も
うひとつのよく利用される割込方式はデイジー・チエイ
ンド（Ｄａｉｓｙｃｈａｉｎｅｄ）割込方式と呼ばれて
いるシステムである。

デイジー・チエインド割込システムでは、全周辺装置は
直列に接続されており、そのうちのひとつが割込要求信
号を発生した場合、プロセツサは、最優先周辺装置の入
力として規定されるアクノリッジ信号を発生する。すな
わち、各周辺装置は、割込要求信号を発生した装置でな
い場合にはアクノリッジ信号を次段の周辺装置にゲート
させる。こうして、周辺装置は割込要求信号の優先順で
順次システムに接続される。デイジー・チエインド割込
システムは、ポールされた割込システムより速く割込周
辺装置を識別できるが、欠点としては、なんらかの理由
でシステムからある周辺装置を取り除いた場合、優先ぎ
めシステムが不作動となり、システムの各周辺装置にゲ
ート回路を付加しなければならなくなることである。他
の割込方式では、全周辺装置の数に相当する多数の割込
ラインを使用し、各周辺装置の割込ラインは優先エンコ
ード回路に接続し、エンコード回路は適正な割込サービ
スサブルーチンのアドレスを発生する。

このようなシステムではプロセッサと通信させる周辺装
置を選び出すのに必要なアドレスを発生させるため割込
サービスサブルーチンを必要とする。したがつてこの種
のシステムは大量のハードウエア（多数の割込ラインと
アドレス発生回路）と、周辺装置を選択してそれを付勢
フするソフトウエアが必要である。

典型的な工業制御システムを含むある種のデータ処理シ
ステムは、比較的遅く安価なマイクロプロセツサ及び周
辺装置を使用して動作する能力が必要である。

このようなシステムは、典型的には非常に多数の周辺装
置を含む。従つて、この工業制御システムは、ソフトウ
エア優先決定ポーリングルーチンを使用するのに適して
おらず、しかも１つ以上の周辺装置が一時的に除去され
ても動作能力を有する融通性が更に必要であり、そして
通常最小のコストで装備されねばならない。故に、この
工業制御システムは上記タイプの割込システムには適し
ない。従つて、より少ないハードウエアを使用して、か
つシステムフログラマーにほとんどソフトウエア面での
負担をなくし、最小の時間で周辺装置からの割込要求の
優先順位を確立する割込システムが要望されている。

次の特許ぱ、優先割込システム及び方法に関する従来技
術を示す。

米国特許第３２０８０４８号、第３６７５２０９号、第
３７１０３２４号、第３８２８３２５号、第３９０９７
９０号、第３９２４２４０号、第４００３０３３号、第
４０２０４７２号、第４０２７２９０号、及び第４０３
７２０４号。従つて、本発明の目的は、計算システム内
の周辺装置を効率的にアクセスするための方法及びシス
テムを提供することである。

他の目的は、複数の周辺装置を夫々含む複数のサブシス
テムを備えたシステム内の主プロセツサがシステムを制
御されるべき周辺装置に接続するため行う゛オーバーヘ
ッド゛プログラム実行の量を減少させる方法及びシステ
ムを提供することである。

本発明の一実施例において提供される方法及び制御シス
テムでは、制御コンピユータと、及び第１グループ及び
第２グループの周辺装置を夫々有する複数のＩ／Ｏサブ
システムとを含んでいる。

第１グループ及び第２グループの周辺アドレス・ビツト
は、制御コンピユータからｌ／Ｏサブシステムの夫々内
のマイクロコンピユータへ送られる。第１グループ及び
第２グループの周辺アドレス・ビツトは、第２グループ
のアドレス・ビツトが第１コードを含んでいない場合、
各／０サブシステムの内部バスの第１グループ及び第２
グループの導体の夫々に沿つてマイクロコンピユータに
より送信される。このＩ／Ｏサブシステムの一つが第２
グループの周辺アドレス・ビツト内に含まれた第２コー
ドを記憶している場合、該１／Ｏサブシステムは付勢さ
れてこのＩ／０サブシステムのマイクロコンピユータに
よりアクセスされる。１／Ｏサブシステムの一つのマイ
クロコンピユータが第１所定コードをこのＩ／Ｏサブシ
ステムの第２グループ導体に沿つて送信する場合、該１
／Ｏサブシステム内の第１グループ周辺装置はそのマイ
クロコンピユータによりアクセスされるよう付勢される
。

以下図面を参照して本発明の実施例を説明する。

第１図を参照するに、全体的に示す工業プロセス制御シ
ステム１００は両方向性通信バス１０４に接続されたプ
ロセス制御コンピユータ１０２を含む。複数の入力／出
力サブシステム（以下１／Ｏサブシステムという）１０
６，１０８，１１０が通信バス１０４に接続されている
。プロセス制御コンピユータ１０２は、特定の工業プロ
セスシステムの運転制御に必要な全ての制御情報を与え
るだけの計算能力と必要な速度を有するものであれば市
場で入手される任意のコンピユータ（通信ポートを含む
こと）が使用できる。特に適したプロセス制御コンピユ
ータは、ヒユーレットパツカードシステム４５デスク・
トツプコンピユータ、モデル９８４５である。通信バス
１０４は電話回線等の直列通信リンクおよび関連するＭ
ＯＤＥＭや音響カプラで構成してもよいし、あるいは、
テレタイプマシンを中央コンピユータに結合するのに使
用されるような送信ライン対と受信ライン対を含む［電
流ループ」で構成してもよい第１図中、番号１０６のＩ
／０サブシステムについてはいくつかのエレメントを示
すため拡大してある。

Ｉ／Ｏサブシステム１０６はマイクロコンピユータ１０
Ａを含み、これにバス２２Ａが結合されており、バス２
２Ａは８ビットの両方向性データバス、アドレスバスお
よび各種の制御ラインを含む。複数の周辺装置（例えば
１１２Ｂ，１１２Ｃ）が機器１０８に結合しており、こ
の機器はマイクロコンピユータ１０Ａ、周辺装置１１２
Ｂ，１１２Ｃを介してプロセス制御コンピユータ１０２
にて関接的に制御される。機器１０８は特定の処理や製
造工業環境における運転制御を行うよう設計された装置
を含み、さらに、データやサービス要求を各種の周辺装
置に入力する。これらのデータやサービス要求はＩ／Ｏ
サブシステム１０６内の周辺装置とマイクロコンピユー
タを介してプロセス制御コンピユータ１０２にフイード
バツクされる。Ｉ／０サブシステム１０６は第１図では
詳細に示していないが後の図には詳細に示される。１／
Ｏサブシステム１０６は通信バス１０４との通信を専用
の周辺装置１１２Ａを介して行う。

周辺装置１１２Ａは両方向性ゼータバス２２Ａに結合さ
れる。周辺装置１１２Ａは通信バス１０４が電話回線の
場合はＭＯＤＥＭを含み、入手可能なＵＡＲＴ（Ｕｎｉ
ｖｅｒｓａｌａｓｙｎｃｈｒＯｎＯｕｓｒｅｃｅｉｖｅ
ｒｔｒａｎｓｍｉｔｔｅｒ）タイプの並列／直列および
直列／並列変換器を含ませることができる。後に詳述す
るが、各１／０サブシステム（１０６，１０８，１１０
等）は１６台の周辺装置（例えばリレー、アナログ／デ
イジタル変換器、機器１０８に制御情報を入力したり、
機器１０８からのデータや要求情報を受けとる各種のイ
ンターフエイス装置）と通信可能である。

後述のように、各１／０サブシステムはまた、このＩ／
Ｏサブシステムのデータバス２２Ａに接続された第１グ
ループ及び第２グループの１６個の周辺装置を含んでい
る。

第２グループの周辺装置は、プロセス制御コンピユータ
１０２により（マイクロプロセツサ１０により間接的に
）アドレス可能である。以下において、あるＩ／０サブ
システムの第１グループの周辺装置は、その１／Ｏサブ
システムのマイクロプロセツサ１０によつてのみアクセ
ス可能であり、プロセス制御コンピユータ１０２により
発生される任意の８ビツトアドレスによつてはアクセス
できない。この第１グループの周辺装置は、以下におい
て“オーバーヘッド周辺装置゛又ばプライベート周辺装
置゛と呼ぶ。あるＩ／Ｏサブシステムの第２グループの
周辺装置は、単に゛周辺装置゛あるいばハブリック周辺
装置”として参照し、そのＩ／Ｏサブシステムの第１グ
ループの周辺装置と区別する。本実施例では、１５個の
Ｉ／Ｏサブシステムと通信バス１０４との接続が可能で
あり、プロセス制御コンピユータ１０２からＩ／Ｏサブ
システムへ出力される８ビツトのアドレスはＩ／Ｏサブ
システムにより用いられ、それによりプロセス制御コン
ピユータ１０２と機器１０８との通信を可能にする全部
で２４０台（１５個のＩ／０サブシステムの夫々の１６
個の周辺装置）の周辺装置のうちのひとつを選択するこ
とができる。この８ビツトアドレスのうち高次の４ビツ
トＤＢ４−ＤＢ７にてＩ／Ｏサブシステムの選択を行わ
せ（以下「装置グループ」という）、低次の４ビツトＤ
ＢＯ一ＤＢ３にて選択したＩ／０サブシステムの有する
１６台の周辺装置のうちからひとつを選択する（その周
辺装置の番号を以下［装置番号」という）。プロセス制
御コンピユータ１０２は通信バス１０４に直列情報を出
力し、この情報は各１／０サブシステムの周辺装置１１
２Ａを介して各１／０サブシステムのマイクロコンピユ
ータ１０Ａに入力される。後に明らかとなるが、８ビッ
トワードを受け取るたびに、各１／Ｏサブシステルは割
込まれる。この割込時にＩ／Ｏサブシステムはその８ビ
ツトワードを読み取り、メモリ３８の適当なロケーシヨ
ンにその８ビツトワードをロードする。多数のそのよう
な８ビツトがメモリ３８にロードされた後、マイクロコ
ンピユータ１０Ａは受け取つたワードのグループを調べ
、自己のＩ／Ｏサブシステムがプロセス制御コンピユー
タ１０２によつてアドレスされているものかどうかの判
定を行う。プロセス制御コンピユータ１０２から直列に
出力される８ビットアドレスの高次の４ビツトＤＢ４−
ＤＢ７で特定される１／０サブシステム番号をＩ／Ｏサ
ブシステムが含む場合には、ついでそのＩ／Ｏサブシス
テムのマイクロコンピユータ１０Ａがそのアドレスの低
次の４ビツトＤＢＯ−ＤＢ３で特定されるところのその
／０サブシステムの第２グループ即ちハブリックグルー
プの周辺装置の１つの選択を行うことができる。しかし
、高次の４ビットがその１／Ｏサブシステム内に含まれ
るものとは異なつた／Ｏサブシステム番号を特定する場
合には、そのＩ／Ｏサブシステムはプロセス制御コンピ
ユータ１０２から受ける情報に応答して周辺装置の選択
を行うことはない。この場合、通信バス１０４に接続さ
れた他のＩ／Ｏサブシステム（１０９，１１０等）のひ
とつがそのアドレスの高次の４ビットで特定されるＩ／
０サブシステム番号を認知することになる。後述するよ
うに、選択されたＩ／０サブシステムの選択された周辺
装置は、その周辺装置による割込に応答して、付勢され
て両方向性データバス２２Ａとの通信が行われ、その選
択された周辺装置が（選択されたＩ／Ｏサブシステムの
）マイクロコンピユータ１０Ａによつて検出されあるい
は書き込まれる。

ついでマィクロコンピュータ１０Ａは両方向性データバ
ス２２Ａを介して選択された周辺装置と適当な通信を行
う。プロセス制御コンピユータ１０２から通信バス１０
４に出力される情報にはもちろん周辺装置のアドレス情
報以外の情報も含まれる。すなわち、選択周辺装置に入
力されるべきデータおよび制御情報も通信バス１０４を
介して選択１／０サブシステムに送られる。第２図を参
照するに、Ｉ／Ｏサブシステム１０６は両方向性データ
バス２２Ａに結合されたマイクロプロセツサ１０を含む
。

Ｉ／０サブシステム１０６は、さらに、両方向性データ
バス２２Ａと機器１０８との間に結合される複数の周辺
装置（例えば１１２Ｂ，１１２Ｃ）を含む。導体グルー
プ４２Ｂ，４２Ｃにより周辺装置１１２Ｂ，１１２Ｃは
機器１０８（１／Ｏサブシステム１０６により制御され
る）に接続される。（便宜上、第１図の周辺装置１１２
Ａは第２図では省略して示してある）。１／０サブシス
テム１０６は優先エンコーダ２０を含む。

エンコーダ２０は３２の選択／要求導体（例えば１８Ａ
，１８Ｂ）に接続された入力を有する。この３２の選択
／要求導体は３２の周辺装置（例えば１１２Ｂ，１１２
Ｃ）に接続され、その内の１６個は前述の第１グループ
即ちプライベートグループにあり、また別の１６個は前
述の第２グループ即ちハブリックグループにある。優先
エンコーダ２０は、各割込周辺装置からの「エンコード
」信号に応答して８ビツト両方向性バス２２Ａに最高の
優先順位の割込周辺装置を表わす「選択コード」を与え
る。この選択コードはマイクロプロセッサ１０に入力さ
れる。Ｉ／Ｏサブシステム１０６は選択コードレジスタ
２６を含み、このレジスタはマイクロプロセッサ１０に
接続された付勢入力２４を有しており、付勢されて、マ
イクロプロセツサ１０からの選択コードが適当な時に選
択コードレジスタ２６にロードされる。選選コードデコ
ーダ２８哄選択コードレジスタ２６にロードされた選択
コードをデコードして３２の導体（例、４０Ａ，４０Ｂ
）のひとつに選択信号を与え、これが３２の３ステート
非反転バッフア（例えば１６Ａ，１６Ｂ）のひとつに入
力される。３ステートバツフアがバス１４からの適当な
導体にて「付勢」されることにより（後述する）、バツ
フアから出力が発生して選択／要求導体１８Ａ，１８Ｂ
等を駆動する。

バス１４は、割込導体１２に発生した割込要求信号１Ｒ
Ｑに応答してマイクロプロセツサ１０によりつくられる
「アクノリッジ」ないしは付勢信号を伝えるのに使用さ
れる。

割込導体１２は、マイクロプロセツサ１０の割込人力に
接続されるとともに、全ての３２の周辺装置１１２Ｂ，
１１２Ｃ等の割込出力に接続される。バス１４につくら
れたいくつかの付勢信号は（第３Ａ図に示すようにマイ
クロプロセツサ１０のＮＯ，Ｎｌ，Ｎ２，ＭＲＤ）デコ
ードされて信号ＮσＫ（第３Ｂ図参照）をつくり、これ
がアクノリツジ信号期間中３ステートバツフア１６Ａ，
１６Ｂを消勢し、各割込周辺装置１１２Ｂ，１１２Ｃ等
を付勢してエンコード信号を選択／要求導体１８Ａ等の
対応する導体 二に与え、そしてまた優先エンコーダ２
０を付勢して最高の優先順位の割込周辺装置に対応する
ユニークな８ビツト選択コードをバス２２Ａに発生させ
る。ついでマイクロプロセツサ１０がこの選択コードを
読み取つて、そのメモリの適当なロケ一 ；シヨンある
いはその内部レジスタのひとつにストアする。マイクロ
プロセツサ１０はＣＭＯＳ （ＣＯｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌＯｘｉｄｅｓ
ｅｍｉｃＯｎｄｕｃｔＯｒ）モデルＳＣＬｌ８Ｏ２マイ
クロ ３プロセッサ（ＳＯｌｉｄＳｔａｔｅＳｙｓｔｅ
ｍｓＣＯｒｐ．で製造されている。

なお同一モデル番号の同様な装置がＲＣＡでも製造され
ている）で構成することができる。ＳＣＬｌ８Ｏ２のプ
ロツク図を第５図に示す。第２図の残りの回路を実現す
るのに使 ４用できる入手可能な装置については、以下
第３Ａないし第３Ｄ図を説明するところで言及するが、
それに先立ち、まずＩ／Ｏサブシステム１０６の全体の
動作を説明する。機器１０８が運転を続けるのに新たな
データを必要としていると想定する。

この場合、機器１０８は周辺装置１１２Ｂ，１１２Ｃ等
のひとつへ割込信号を送る。これを受けてその周辺装置
は割込導体１２にＩＲＱ信号を発生してマイクロプロセ
ツサ１０の割込入力（中断入力）に送り、マイクロプロ
セツサ１０によりその時点で実行されているソフトウエ
アの実行に割込む。ついでマイクロプロセツサ１０は割
込周辺装置をサービスする決定を行い、その内部動作レ
ジスタをメモリ３８の［スタツク」部にロードして割込
サービスの体勢に入る。このタスクを実行するソフトウ
エアについては当業者には明らかなので詳しい説明は省
略する。ついで、マイクロプロセツサ１０はバス１４に
［アクノリツジ］メツセージを与える。

（後述するように、マイクロプロセツサ１０の出力ＮＯ
，Ｎｌ，Ｎ２、およびＭＲＤがデコードされてＡＣＫで
呼ぶ「アクノリツジ」信号がつくられ、この信号ＮＣＲ
により、第２図を参照していま説明したところの「アク
ノリッジ」機能が果たされる。）この信号ＡＣＫにより
、３ステートバッフア１６Ａ，１６Ｂ等が高インピーダ
ンスの出力状態にセツトされ、選択／要求導体１８Ａ，
１８Ｂ等が選択コードデコーダ２８から電気的に切り離
される。ＮＯ｛は全ての周辺装置１１２Ｂ，１１２Ｃ等
にも入力され、機器１０８からの上述の割込信号とＮσ
ＫとＡＮＤがなされて、その割込周辺装置に接続されて
いる選択／要求導体に［エンコード」信号が与えられる
。このエンコード信号は優先エンコーダ２０の適当な入
力に入力される。このＡＣＫ信号により優先エンコーダ
２０も付勢されるため、上述エンコード信号に対応する
８ビットの「選択コード」が発生され、データバス２２
Ａを介して、この選択コードはマイクロプロセッサ１０
に入力されメモリ３８の適当なロケーシヨンにストアさ
れる。この［アクノリッジ」動作が完了すると、ＡＣＫ
は論理ゼロになり、マイクロプロセツサ１０はその動作
ソフトウエアに従つて同一の選択コード（前に優先エン
コーダ２０でつくられたもの）をバス２２Ａに与える。

更にマイクロプロセッサ１０は「ロード選択コード」メ
ッセージを出力端子ＮＯ，Ｎｌ，Ｎ２，ＭＲＤに与え、
このメッセージがデコードされて「ロード選択コード」
信号（第３Ｂ図でＷＲＤで示すもの）を導体２４に与え
る。このロード選択コード信号により選択コードレジス
タ２６が付勢されて上述の選択コードが該レジスタ内に
ロードされる。ついで選択コードは選択コードデコーダ
２８にて即座にデコードされ、選択／要求導体４０Ａ，
４０Ｂ等のひとつ（割込周辺装置駆動用の３ステートバ
ツフアの入力に接続されているもの）に論理゛１゛を与
える。

ＡＣＫがゼロになつたところで全ての３ステートバツフ
ア１６Ａ，１６Ｂ等は付勢状態にあるから、この論理゛
１”が割込周辺装置に接続されている選択／要求導体に
現われることになる。この時点で優先エンコーダ２０の
出力はデータバス２２Ａの各導体から切り離されている
。このようにマイクロプロセツサ１０は優先エンコーダ
２０により以前につくられた選択コード（割込周辺装置
に応答してつくられる）と同一の選択コードを利用して
、引き続きその割込周辺装置の選択を行うものである。
割込周辺装置の選択がなされることにより、その割込周
辺装置は付勢されてデータバス２２Ａと割込周辺装置を
結合する適当な導体と通信可能になる。こうして、マイ
クロプロセツサ１０は、アクセスされた割込サービスサ
ブルーチンに従つて、データバス２２Ａと割込周辺装置
を介して、割込周辺装置を機器１０８へ接続する適当な
導体に出力データを与えることができるようになる。あ
るいは、マイクロプロセッサ１０は、機器１０８の適当
な導体からの情報を割込周辺装置とバス２２を介して受
けとることができ、こうして最初の割込信号に応答して
機器１０８をサービスする。必要なら、マイクロプロセ
ツサ１０は、機器１０８の上述のサービスの前、中、後
において第１図のプロセス制御コンピユータ１０２と（
周辺装置１１２Ａを介して）通信することができる。

割込周辺装置のサービスにおいて、マイクロプロセッサ
１０で実行される割込サービスサブルーチンはメモリ３
８に記憶したテーブルから得られるアドレスによつてア
クセスされる。このストアされたテーブルは各種の選択
コード（優先エンコーダ２０でつくられるもの）に対応
する全ての割込サービスサブルーチンのアドレスを有し
ている。したがつて割込サービスサブルーチンは、割込
周辺装置を両方向性データバスと通信可能にするための
選択情報を発生させる必要がない。この結果、ポール式
割込システムに比べてソフトウエアが簡単になる。さら
にこのアプローチにより、従来システム、すなわ、ち優
先エンコーダの出力をサービスサブルーチンのアドレス
発生用として使用し、サービスサブルーチンに割込周辺
装置の選択を行うアドレス情報を発生させる必要のある
システムに比べて、ハードウエア面でかなりの節約がで
きる。さらに、この技術により、割込周辺装置が必要と
するサービスサブルーチンのアドレスを発生するように
したシステムと比べて、ハードウエア面でかなりの節約
ができる。さて第３Ａ図を参照するに、マイクロプロセ
ツサ１０は「ｋ局導体１２に接続された割込入力、ＷＡ
ＩＴ入力、いくつ．かのタイミング出力ＴＰＡ，ＴＰＢ
およびメモリアドレスバス３６（第１図のメモリ３８に
結合している）、データバス導体ＤＢＯ−ＤＢ７（２２
Ａで示す）および入力／出力命令を伝えるのに使用する
４つの出力信号（導体１４０，１４１，１４２，１４３
に与える出力ＮＯ，Ｎｌ，Ｎ２およびＭＲＤ（メモリ・
リード））を含む。

ＭＲＤはフリツプフロツプ６０に入力され、フリップフ
ロツプ６０は導体６２にＩＮＰＵＴと呼ぶ信号を与える
。

ＩＮＰＵＴが論理゛１”のとき、゛Ｉ／Ｏ読取゛命令が
実行され、論理゛Ｏ”のときにばＩ／Ｏ書込゛命令が実
行される。第３Ａ図に示す他の論理ゲートにてＮＯ，Ｎ
ｌ，Ｎ２、およびＭＲＤがデコードされ７つのＩ／０読
取命令と７つのＩ／Ｏ書式命令の実行をなしとげるのに
必要な信号が発生される。

ＮＯ，Ｎｌ，Ｎ２がすべてゼロの場合はＩ／０命令を表
わしていないのでＩ／Ｏ命令とじ（のデコードは行われ
ない。さらに第３Ａ図を参照するに、ＮＯ，Ｎｌ，Ｎ２
のいろいろな組合せに対応する信号１０ＲＤ（Ｉｎｐｕ
ｔ／０ｕｔｐｕｔｒｅａｄ）、ＧＲＤ（Ｇａｔｅｄｒｅ
ａｄ）、ＧＷＲ（Ｇａｔｅｄｗｒｉｔｅ）および１０Ｗ
Ｒ（Ｉｎｐｕｔ／０ｕｔｐｕｔｗｒｉｔｅ）がそれぞれ
導体８２，８４，８６，８８につくられる。ＮＯＲゲー
ト７４と７６に入力されるＤＶＥＮ（Ｄｅｖｉｃｅｅｎ
ａｂｌｅ）入力は第４図に示すフリツプフロツプ４８、
ＮＯＲゲート５４、ダイオード５２、ＮＡＮＤゲート５
６と相似の回路（第４図のこの回路は各周辺装置ごとに
２重にあり、これによつて第３Ａ図のＤＶＥＮ信号が与
えられる）によつてつくられる。第３Ｂ図はＮＯ，Ｎｌ
，Ｎ２を別途デコードして導体１４′に要求アクノリッ
ジ信号ＡＣＫを、導体２４にＷＲＤＶ（Ｗｒｉｔｅｄｅ
ｖｉｃｅ：選択コードが第２図の選択コードレジスタ２
６に入力可能にする付勢信号として使用される）を与え
る回路を示している。

その他の多くの信号（番号９６で示す）もＮＯ，Ｎ２，
ＭＲＤのデコーデイングによりつくられるがこれらの信
号９６は本発明とは無関係であるので詳細なロジックは
示さない。第３Ｃ図および第３Ｄ図の一部２０６を参照
すると、第２図の優先エンコーダ２０は４つのモトロー
ラＭＣｌ４５３２Ｂエンコーダ１５０，１５２，１５３
及び１５４を含む。各ＭＣｌ４５３２Ｂエンコーダは８
つの人力とひとつの付勢入力を有する。

エンコーダ１５０と１５２は番号１８およびＩＯＳＯ−
１０Ｓ１５（第３Ｄ図参照）で示す１６の選択／要求ラ
インを受ける。エンコーダ１５３と１５４はＧＺＯ−Ｇ
Ｚｌ５（同じく第３Ｄ図参照）で示す選択／要求ライン
を受ける。各エンコーダ１５０−１５４はＱＯ，Ｑｌ，
Ｑ２，ＧＳで示す４つの出力を有する。ＤＯ−Ｄ７入力
のいずれかとそのエンコーダの付勢入力ＥＮが論理゛１
゛の場合にＧＳ出力が論理１１゛となる。エンコーダ１
５３と１５４のＧＳ出力はＮＯＲゲート１６６に入力さ
れる。ＮＯＲゲート１６６の出力はインバータ１６８の
入力に接続される。インバータ１６８の出力は非反転３
ステートバツフア１７０の入力に、その出力はＤＢ３に
接続される。ＮＯＲゲート１６０，１６２，１６４の入
力はそれぞれエンコーダ１５０，１５２，１５３，１５
４のＱＯ，Ｑｌ，Ｑ２出力に接続される。ＮＯＲゲート
１６０，１６２，１６４およびインバータ１６８の出力
によつて下位の４つのビットＤＢＯ，ＤＢｌ，ＤＢ２お
よびＤＢ３を表わす装置番号の選択コードがつくられる
。

この装置番号用の選択コードは、インバータ１８６の出
力ゲートが論理゛１”になつたときにデータバス２２の
下位の４つのビットとして送られる。インバータ１８６
の出力の゛１”の条件は０Ｒゲート１７８のＧＳ入力の
いずれかが゛１”の場合、すなわち信号１０Ｓ０−１０
Ｓ１５、あるいはＧＺＯ−ＧＺｌ５のうちのいずれかひ
とつが論理゛１゛の場合（すなわち３２の周辺装置のい
ずれかが割込信号を受けとつてＡＣＫにより付勢された
場合）に生じる。データバス２２Ａの上位の４ビットで
表わされるＩ／Ｏサブシステム番号用の選択コードは、
第３Ｃ図のＮＯＲゲート１５８（これは導体１２０にＦ
ＳＤ（Ｆｉｌｅｓｗｉｔｃｈｄｒｉｖｅ）を発生する）
と第３Ｄ図の回路２０６とによつてつくられる。

第３Ｄ図を参照するに、回路２０６は４つの３ステート
非反転バッフア２０８，２１０，２１２，２１４を含み
、それらの出力がＤＢ７，ＤＢ６，ＤＢ５，ＤＢ４にそ
れぞれ接続されている。３ステートバッフア２０８，２
１０，２１２，２１４の入力はコンパレータ１９０の入
力１９８，２００，２０２，２０４の入力に夫々接続さ
れる。

コンパレータ１９０は後述するように選択コードデコー
ダの一部を成す。コンパレータ１９０はモトローラＭＣ
ｌ４５８５コンパレータで構成できる。各入力１９８，
２００，２０２，２０４は抵抗を介してアースされてお
り、さらに番号１９６で示す４つの［ストラツピングス
イツチ」の各接点に接続されており、各接点の相手方は
上述したＦＳＤ信号を受けとる導体１２０に接続されて
いる。４つのストラツピングスイツチ１９６は、１／Ｏ
サブシステムを選択するために第１図のプロセス制御コ
ンピユータ１０２から送られてくる情報に応答すべくマ
イクロプロセツサ１０によりＤＢ４−ＤＢ７につくられ
る上述した４ビットの１／Ｏサブシステムの選択コード
番号のひとつを「認知（ＲｅｃＯｇｎｉｚｅ）」するよ
うに設定される。

第３Ｃ図のＮＯＲゲート１５８は、信号ＧＺＳＯＧＺＳ
ｌ５（第３Ｄ図）を受けとる周辺装置の一つによりつく
られたエンコード信号が存在する場合に、割込要求信号
に応じてのアクノリッジ動作期間中に論理゛Ｏ”を発生
する。これにより、第３Ｄ図の３ステートバツフア２０
８，２１０，２１２，２１４の入力１９８，２００，２
０２，２０４が強制的にアースされる。導体１１８のＤ
ＩＳ信号により３ステートバツフア２０８，２１０，２
１２，２１４が付勢され、上述した「アクノリツジ」動
作期間中ＤＢ４−ＤＢ７にゼロを与える。他の時間では
、ＦＳＤは常に論理６１゛にあり、ストラツピングスイ
ツチ１９６によりセツトされた状態が、ＤＩＳが論理１
Ｆ゛のときにデータバス２２の上位の４ビツトに送られ
る。

こうして、優先エンコーダ２０によりデータバス２２の
ビツトＤＢＯ−ＤＢ７に出力された信号は、アクノリッ
ジ動作における最高位の優先割込周辺装置のロケーシヨ
ンを表わすことになる。さらに第３Ｄ図を参照するに、
選択コードレジスタ２６（第２図）の下位の４ビツトと
選択コードデコーダ２８（第２図）の下位の４ビツトは
モトローラＭＣｌ４５ｌ４Ｂ４ビットラッチ／４−ＴＯ
一１６ラインデコーダ１９２（第３Ｄ図）（これが両方
向性バスのビツトＤＢＯ−ＤＢ３をデコードして１６の
出力ＳＯ−Ｓｌ５をつくる）を用いることによつて実現
できる。

１６の出力ＳＯ−Ｓｌ５の各々は２つの３ステート非反
転バッフア（例えば１６Ａと１６０Ｂ、１６０Ａと１６
Ｂというように）の入力に接続される。

第１のグループの３ステート非反転バッフアは導体２３
８によつて付勢される。導体２３８は信号１０ＳとＡＣ
ＫのＡＮＤ信号を発生する。第１グループの３ステート
バツフアの出力は、ＩＯＳＯｌＯＳｌ５で示してあり、
第１図の周辺装置１１２Ａ，１１２Ｂ・・・・・・・・
・１１２Ｃのグループに含まれた前述の第２グループ即
ちハブリックグループの夫々の入力を付勢又は選択する
ように接続される。

第２グループの３ステート・バツフアは導体２４０の信
号によつてゲートされる。導体２４０の信号はＡＣＫと
ノード２３０に与えられるＧＺＳ信号とのＡＮＤ信号で
ある。第２グループの３ステートバッフアの出力は、Ｇ
ＺＳＯＧＺＳｌ５で示してあり、第１図の周辺装置１１
２Ａ，１１２Ｂ・・・・・・・・・１１２Ｃのグループ
に含まれた前述の第１グループ即ちプライベート（又は
オーバーヘツド）グループの周辺装置の夫夫の入力を付
勢又は選択するように接続される。導体１０Ｓ０−１０
Ｓ１５とＧＺＳＯ−ＧＺＳｌ５により、第２図の番号１
８で示す３２の選択／要求導体が構成される。ノード２
３０のＧＺＳ信号は、データバス２２Ａの上位の４ビッ
トＤＢ４−ＤＢ７が論理“０”でかつＷＲＤ信号が発生
して第３Ｄ図のフリツプフロツブ２１８が論理１Ｆ゛を
発生するノことによつて与えられる。

ＤＢ４−ＤＢ７が全て論理゛Ｏ゛の場合、マイクロプロ
セツサ１０は導体２４０によつて付勢される第２グルー
プの３ステートバッフアの出力に接続された周辺装置の
グループをアクセスすることができる。任意してもらい
たいことは、後述するようにプロセス制御コンピユータ
１０２はこのプライベートグループの周辺装置とは決し
て通信を許可されないということである。さらに第３Ｄ
図を参照するに、第２図の選択コードレジスタ２６の上
位４ビットＤＢ４−ＤＢ７はコンパレータ１９０にて「
デコード」され、ＤＢ４ＤＢ７がストラツピングスイツ
チ１９６により設定されたコードと一致しているかどう
かの判定が行われる。一致する場合には、フリツプフロ
ツプ１９２／に論理゛１”がストアされ導体１９４に信
号１０Ｓが発生する。これにより、導体２３８に接続さ
れた第１グループの３ステートバッフアが、アクノリッ
ジ動作が行なわれていないときに付勢される。こうして
、プロセス制御コンピユータ１０２は、そのＩ／Ｏサブ
システム番号を特定することにより第２グループ即ちハ
ブリックグループの周辺装置の内の１つの周辺装置を選
択することができる。これにより、通信バスに接続され
るＩ／Ｏサブシステムの一つを特定する。プロセス制御
コンピユータは、さらに、下位の４ビットＤＢＯ−ＤＢ
３を特定し、これによりその選定したＩ／Ｏサブシステ
ムの第２グループ即ちハブリックグループの周辺装置内
の１６の周辺装置のうちのひとつが選択される。しかし
、ＤＢ４ＤＢ７がすべて論理゛０゛の場合には、各１／
０サブシステムの第１グループ即ちプライベートグルー
プの周辺装置がそのＩ／０サブシステムの各マイクロプ
ロセツサ１０のみによつて選択可能となる。

第グループ即ちプライベートグループの周辺装置は［オ
ーバーヘツド」周辺装置とも称されるものである。この
オーバーヘツド周辺装置は、制御プロセツサ１０２から
の情報なしでＩ／Ｏサブシステム内の個々のマイクロプ
ロセツサ１０により作動され得るものである。本発明の
このような構成により、プロセス制御コンピユータがア
クセスしていない全てのＩ／０サブシステムにおいて、
それらのマイクロフロセッサが同時にそれらのプライベ
ート（又はオーバーヘッド）周辺装置をアクセスして、
種々のオーバーヘツド機能又は・・ウスキーピング機能
を実行することが可能となる。

第６図は、第１図に示すプロセス制御コンピユータ１０
２等の制御コンピユータと、関連する複数のＩ／Ｏサブ
システム（第１図の１０６，１０９，１１０等）につい
ての入力／出力アドレスマップを示してある。

Ｉ／Ｏアドレスマツプ３０５はプロセス制御コンピユー
タによりアクセス可能なＩ／０アドレスを表わしている
。図示の１／Ｏアドレスマツプ３０５は３０８，３０９
，３１１等で示す１５のＩ／Ｏ装置グループのアドレス
を含む。マツプ３０５の「セクシヨン］（例えば、３０
８，３０９，３１１）には夫々１、２・・・・・・・・
・１５の番号を付しているが、これらは夫々、装置グル
ープ（各グループは第１図の１１２Ｂ，１１２Ｃ等１６
までのＩ／Ｏ周辺装置を含む）のひとつひとつに対応し
ている。１／Ｏサブシステムの″″ＰＯｓｓｉｂｌｅＩ
／０ｍａｐｓ３０１と３０３の各々のグループゼロの部
分（６０゛を付してある）はそのＩ／Ｏサブシステムの
マイクロプロセツサ１０によつてアクセス可能な「プラ
イベートＩ／Ｏアドレス・スペース」に対応しており、
これは後述するようにプロセス制御コンピユータがアク
セス不能な部分である。

制御プロセツサ１０２によりアクセス可能な１／Ｏアド
レススペースは「ハブリックＩ／０アドレススペース」
というが、これらは機器１０８の通常の運転時における
制御プロセツサと機器１０８とのやりとりを行うのに用
いられる周辺装置（例えばリレー、デジタル／アナログ
変換器、アナログ／デジタル変換器等）に対応する。「
プライベートＩ／０アドレス・スペース」にはプログラ
ム可能な電源、フラグレジスタ等の素子や制御コンピユ
ータ１０２による参加の必要はないがマイクロプロセッ
サによる通常参加のある種類の素子が含まれる。各マイ
クロプロセツサ１０は上述の「ハブリックＩ／０アドレ
ス・スペース」内のオーバーヘッド周辺装置を周期的に
アドレスして、「ハウス・キーピング」タスク（それ自
身のＩ／Ｏサブシステム内のフラツグのセツトやタイマ
ーのサービス等）等をプロセス制御コンピユータ１０２
からのコマンドなしに実行する能力も有する。

その間、プロセス制御コンピユータ１０２はＩ／Ｏサブ
システムの他のものをアクセスしている。注目すべきこ
とは、第１図のシステムのアドレス・スペースには２つ
の種類、すなわち一方はメモリ３８のアドレスを表わす
もの、他方は第１図の１０６，１０９，１１０等のＩ／
Ｏサブシステムの夫々のＩ／０周辺装置１１２Ｂ，１１
２Ｃ等のＩ／Ｏアドレスを表わすものの２種類があると
いうことである（他のコンピユータでは、この代りにそ
のメモリアドレス・スペース内にＩ／Ｏアドレスを含み
、Ｉ／Ｏ周辺装置はメモリ内の場所と同様なしかたでア
ドレスされる）。

第６図の／Ｏサブシステム１，２・・・・・・・・・等
の各々は、実際には、３２の周辺装置をアクセスできる
だけであり、この３２の周辺装置には第６図の各１／０
アドレスマップの装置グループ０に含まれる第１グルー
プの１６の［プライベート即ちオーバーヘッド］周辺装
置と、第３Ｄ図のストラツピングスイツチ１９６の設定
により定められる１５の残りの装置グループのひとつに
おける第２グループの１６のハブリック周辺装置とを含
む。

第６図では、Ｉ／０アドレスマツプ３０１のセクシヨン
３０８と、Ｉ／Ｏアドレスマツブ３０３のセクシヨン３
１１には斜線をほどこして、対応する周辺装置が第１図
のマイクロコンピユータ（１０Ａ等）によりアクセス可
能であることを示してある。１／０アドレスマップの他
のセクシヨンは第３Ｄ図のストラツピングスイツチの設
定を変えることによつて初めてマイクロコンピユータ１
０Ａ（第１図）によつてアクセスすることの可能な周辺
装置グループを示してある。

したがつてＩ／０アドレスマツプ３０１，３０３の各々
は、実際には、対応するＩ／Ｏサブシステムの対応する
マイクロコンピユータ１０Ａの［起こり得るＩ／Ｏアド
レススペース」を表わしているのである。したがつて、
簡単にいうと、第６図の各１／０アドレスマツプについ
て、グループ１０゛のセクシヨン３０７は対応するＩ／
Ｏサブシステムの「プライベート周辺装置アドレス・ス
ペース」を表わし、各１／Ｏサブシステムの残りの１５
のセクシヨンのひとつ（例えばマツプ３０１のセクシヨ
ン３０８）の斜線のついたのが対応するＩ／０サブシス
テムの「ハブリックアドレス・スペース」を表わしてお
り、残りのセクシヨンは第３Ｄ図のストラツピングスイ
ツチ１９６の設定を変えた場合に対応する。以下に、図
面について前述した要素により、第６図のアドレスマッ
プに相当するシステム動作がなされることを説明する。

まず、ＮＯＲゲート２１６、フリップフロップ２１８を
含む第３Ｄ図の回路と、第３Ｂ図の回路につき、ＷＲＤ
が発生していてフリツプフロツプ２１８に与えられノー
ド２３０にＧＺＳ信号が発生しており、第３Ｄ図のＮＡ
ＮＤゲート２３６とにより、導体２４０に付勢信号が発
生し、デコーダ１９２を付勢して、選択信号ＧＺＳＯ−
ＧＺＳｌ５を受ける上述した１６の「オーバーヘツド」
Ｉ／０周辺装置のひとつの選択をする。

従つてＤＢ４−ＤＢ７がＷＲＤ時に全て論理１『゛でな
ければ、第２図のマイクロプロセッサ１０はこの１６の
「オーバーヘッド」周辺装置をアクセスすることができ
ない。（前述したように、第１図のプロセス制御コンピ
ユータ１０２はマイクロプロセツサ１０にＩ／Ｏアドレ
ス情報を入力することによつて常に周辺装置に間接的に
アドレスしているのであるから、コンピユータ１０２は
常時１６の「オーバーヘツド」周辺装置から切り離され
ている。また、ＤＢ４−ＤＢ７が全て６０″の場合には
マイクロプロセツサ１０は制御プロセツサ１０２からの
すべてのＩ／０アドレスを無視するようにプログラムさ
れている。すなわち、マイクロプロセッサ１０で実行さ
れる記憶プログラムが制御プロセツサ１０２から通信バ
ス１０４（第１図）を介して送られてくるのと同一のア
ドレスコードを出力した場合に、マイクロプロセツサ１
０はアドレスされたＩ／Ｏサブシステムのアドレスされ
た周辺装置を直接アクセスする。）（マイクロプロセツ
サがプロセス制御コンピユータ１０２から送られてくる
のと同一のＩ／０アドレスコードを出力しているとする
と）図面に関して前述したところの要素によつて、その
Ｉ／０サブシステムはプロセス制御コンピユータ１０２
からの「オーバーヘツド」周辺装置をアクセスせよとい
う要求を無視することになる。しかし、マイクロプロセ
ツサ１０が（第３Ｄ図のＮＯＲゲート２１６から得られ
るＧＺＳ信号により付勢されている）「オーバーヘッド
」周辺装置をアクセスしたい場合であつてそのＩ／０サ
ブシステムがプロセス制御コンピユータ１０２によつて
選択されたＩ／０サブシステムでない場合には、マイク
ロプロセッサ１０はＤＢ４−ＤＢ７に６ゼロ１を出力し
、ＤＢ４−ＤＢ７が全て″０゛のときにＧＺＳＯ−ＧＺ
Ｓｌ５を受けとる周辺装置を付勢することになる（″グ
ループ０゛状態）。ＤＢＯＤＢ３で定められる周辺装置
の特定の一つがついでマイクロプロセツサ１０にてアド
レスされることになる。このように、各１／０サブシス
テムの上述した回路は共働し、そのＩ／Ｏサブシステム
のマイクロプロセッサ１０中の第６図のマップ３０１と
３０３で番号０で示す「プライベート１／Ｏアドレスス
ペース」の存在を保証している。ストラッピング・スイ
ツチ１９６の設定により定められるところの、残りの１
５の周辺装置グループ（番号１−１５）のひとつを、マ
イクロプロセッサ１０にアクセスさせる回路により、第
６図のアドレスマップ３０１の斜線付セクシヨン３０８
、アドレスマツプ３０３の斜線付セクシヨン３１１が確
定される。マイクロプロセッサ１０はストラツピングス
イツチ１９６の状態を読みとる能力も有しているから、
マイクロプロセツサ１０はプロセスコンピユータ１０２
からのコマンドないしアドレスに応答すべきか否かを判
断できる。

（４つのストラツピングスイツチ１９６は上述したプラ
イベート１／０アドレススペースに含まれる）。第３Ｄ
図の上述した回路（ストラッピングスイッチ１９６を含
む回路）にてつくられるＩＯＳ信号、ノード２３８の付
勢信号、ＧＺＳ信号、ノード２４０の対応する付勢信号
は、ハードウエアとソフトウエアについて変更すること
なく、プロセス制御コンピユータ１０２による［選択」
をより大きなシステムにおける全ての同一構成のＩ／０
サブシステム（第１図の１０６，１０９，１１０）にも
適用できる。

したがつて全プロセス制御システムの全／Ｏサブシステ
ムは「オーバーヘッド］周辺装置について同一のＩ／Ｏ
アドレススペース、関連する回路およびソフトウエアを
使用することができる。

【図面の簡単な説明】

第１図は業プロセス制御システムのプロツク図、第２図
は第１図のプロセス制御システムの１／Ｏサブシステム
のプロック図、第３Ａ図は第２図のＩ／Ｏサブシステム
のマイクロプロセツサと制御信号発生回路の部分ロジッ
ク図、第３Ｂ図は第３Ａ図のマイクロプロセッサでつく
られたアクノリッジ信号をデコードする回路を示す部分
ロジツク図、第３Ｃ図は第２図の優先エンコーダの一部
を示す部分ロジック図、第３Ｄ図は第２図の優先エンコ
ーダの一部と第２図の選択コードデコーダおよび関連す
る３ステートバッフアを示す部分ロジツク図、第４図は
マイクロプロセツサからのアクノリッジ信号をデコード
し、割込周辺装置と優先エンコーダとの通信および選択
した周辺装置とデータバスとの通信を可能にする周辺装
置に関する回路を示す部分ロジツク図、第５図は第２図
のマイクロプロセツサのプロック図、第６図は第１図の
システムの／Ｏサブシステム内のマイクロプロセツサ及
びプロセス制御コンピユータのメモリマツプ図である。

Claims (1)

1. 【特許請求の範囲】 １ 制御コンピュータ１０２と複数の入力／出力サブシ
   ステム１０６、１０９、１１０とを含む制御システム１
   ００を作動させる方法において、前記複数の入力／出力
   サブシステムの夫々は第１グループ及び第２グループの
   周辺装置１１２Ａ、１１２Ｂ、１１２Ｃを含んでいてこ
   れらは前記制御コンピュータ１０２を機器システム１０
   ８の入力素子及び／又は出力素子へ結合して前記周辺装
   置の種々のもののアクセスを生ぜしめ、また前記入力／
   出力サブシステムの夫々はマイクロコンピュータ１０Ａ
   と第１グループの導体ＤＢ０−ＤＢ３及び第２グループ
   の導体ＤＢ４−ＤＢ７を有する内部バス２２Ａとを備え
   ており、前記方法が、（ａ）第１グループの周辺アドレ
   スビットＤＢ０−ＤＢ３及び第２グループの周辺アドレ
   スビットＤＢ４−ＤＢ７を前記制御コンピュータ１０２
   から前記複数の入力／出力サブシステム内の前記マイク
   ロコンピュータ１０Ａへ伝送する段階、（ｂ）前記入力
   ／出力サブシステムの夫々の前記内部バス２２Ａの第１
   のグループの導体２２１、２２２、２２３、２２４及び
   第２グループの導体２２５、２２６、２２７、２２８の
   夫々に沿つて各前記マイクロコンピュータから前記第１
   グループの周辺アドレスビットＤＢ０−ＤＢ３及び前記
   第２グループの周辺アドレスビットＤＢ４−ＤＢ７を伝
   送する段階であつて、前記第２グループの周辺アドレス
   ビットＤＢ４−ＤＢ７は、第１所定コードとは異なつた
   情報を含むこと、（ｃ）前記第２グループの周辺アドレ
   スビットＤＢ４−ＤＢ７が前記複数の入力／出力サブシ
   ステムの第１の入力／出力サブシステム内に記憶された
   第２所定コード１９６と一致する場合、前記第１の入力
   ／出力サブシステム内の前記第２グループの周辺装置を
   選択して前記第１入力／出力サブシステムの前記マイク
   ロコンピュータによりアクセスされるようにする段階で
   あつて、前記第２所定コードは前記第１所定コードとは
   異なつていること、（ｄ）前記第１入力／出力サブシス
   テム内の前記第２グループの周辺装置の内前記第１グル
   ープの周辺アドレスビットＤＢ０−ＤＢ３により決定さ
   れる１つの周辺装置をアクセスする段階、（ｅ）前記第
   １入力／出力サブシステムの前記マイクロコンピュータ
   １０から前記第１所定コードを含むビットグループＤＢ
   ４−ＤＢ７を第２の入力／出力サブシステムの前記内部
   バス２２Ａの前記第２グループの導体２２５、２２６、
   ２２７、２２８に沿つて伝送する段階、（ｆ）前記第１
   所定コードを含む前記の伝送されたビットグループＤＢ
   ４−ＤＢ７に応答して前記第２の入力／出力サブシステ
   ム内の前記第１グループの周辺装置を選択する段階、及
   び（ｇ）前記第２の入力／出力サブシステムの前記マイ
   クロコンピュータ１０により伝送される任意の第１グル
   ープの周辺アドレスビットＤＢ０−ＤＢ３により決定さ
   れかつ前記第２の入力／出力サブシステムの前記第１グ
   ループ内にあるところの前記周辺装置の１つをアクセス
   する段階、から成る作動方法。 ２ 入力素子及び／又は出力素子を有する機器システム
   １０８を制御する制御システムであつて、該制御システ
   ムが、（ａ）制御プログラムの命令を実行して前記機器
   システム１０８を制御する制御プロセッサ１０２、（ｂ
   ）複数の入力／出力サブシステム１０６、１０９、１１
   ０であつて、各該入力／出力サブシステムは前記素子と
   前記制御プロセッサとの間の情報伝送を生ぜしめるため
   前記機器システムへ結合されており、かつ各前記入力／
   出力サブシステムが下記のものを含むこと、（イ）マイ
   クロコンピュータ１０、 （ロ）前記素子の種々のものに結合された第１グループ
   及び第２グループの周辺装置、（ハ）前記マイクロコン
   ピュータ１０により出力されるアドレス情報を復号して
   前記周辺装置を選択するデコード手段２８、１９２、（
   ニ）第１グループの導体２２１、２２２、２２３、２２
   ４及び第２グループの導体２２５、２２６、２２７、２
   ２８を含んでおり前記マイクロコンピュータ１０からの
   アドレス情報を前記デコード手段１９２へ伝送する内部
   バス手段２２Ａ、（ホ）第１グループの周辺装置アドレ
   スビットＤＢ０−ＤＢ３及び第２グループの周辺装置ア
   ドレスビットＤＢ４−ＤＢ７を前記制御プロセッサ１０
   ２から前記マイクロコンピュータ１０へ伝送する手段１
   ０４、１１２Ａであつて、前記第２グループの周辺装置
   アドレスビットＤＢ４−ＤＢ７は決して第１所定コード
   を含まないこと、（ヘ）前記第２グループの周辺装置ア
   ドレスビットＤＢ４−ＤＢ７が前記マイクロコンピュー
   タ１０により前記第２グループの導体２２５、２２６、
   ２２７、２２８に伝送されるとき前記第２グループの周
   辺装置アドレスビットに含まれるストラッピングスイッ
   チ１９６の第２所定コード設定を認識するための前記入
   力／出力サブシステム内のマイクロコンピュータとは別
   の手段１９０、１９６であつて、前記第２所定コードは
   前記第１所定コードとは異なること、（ト）前記第２所
   定コードに応答して前記第２グループの周辺装置の前記
   マイクロコンピュータ１０によるアクセスを付勢するた
   めの手段１９２、２３２、２３４、（チ）前記第２グル
   ープの周辺アドレスビットＤＢ４−ＤＢ７が前記マイク
   ロコンピュータ１０により前記第２グループの導体２２
   ５、２２６、２２７、２２８に伝送されるとき前記第２
   グループの周辺装置アドレスビット内の前記第１所定コ
   ードを認識するための前記マイクロコンピュータとは別
   の手段２１６、及び（リ）前記第１所定コードに応答し
   て前記第１グループの周辺装置の前記マイクロコンピュ
   ータによるアクセスを付勢する手段２３６、（ｃ）前記
   複数の入力／出力サブシステムを前記制御プロセッサ１
   ０２へ結合するための手段１０４、１１２Ａ、２２Ａ、
   及び （ｄ）前記マイクロコンピュータにより前記第１グルー
   プの導体に伝送されるアドレス情報に応答して前記第１
   グループ又は前記第２グループ内の特定の１つの周辺装
   置を選択する手段１９２、から成る制御システム。