JPS593621A - High-speed circuit control system - Google Patents

Abstract

PURPOSE:To control idividual CPUs through extremely simple constitution by providing a discriminating means for the operation time of processors and an address converting means for address conversion. CONSTITUTION:The processor operation time discriminating means which discriminates between the operation time of a processor for controlling data transfer with a circuit and the operation time of a processor for controlling data transfer with an input/output means, and the address converting means for address conversion are provided. For example, the operation cycles of the 1st CPU 20 and the 2nd CPU25 are divided through a clock generating circuit 29 and a cycle discrimination signal is outputted to the address conversion part 28. Then, when a data signal is received by a data transmitting and receiving part 6 from the transmission circuit of 500KB/S, the 1st CPU20 transfers and sets the received data in an RAM23 according to its operation cycle. The 2nd CPU25 reads and processes the received data set in the RAM23 at the necessary timing of the operation cycle of the 2nd CPU.

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は高速回線制御方式に係り、特に銀行装置等にお
けるユニバーサル・バンキング・ターミナル（ＵＢＴ）
と端末装置とを高速回線で接続するとき端末装置のメカ
ニズム制御部と回線制御部との間のデータ転送を高速に
行うようにした高速回線制御方式に関する。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention relates to a high-speed line control system, and particularly to a universal banking terminal (UBT) in a bank device, etc.
The present invention relates to a high-speed line control system that enables high-speed data transfer between a mechanism control section of a terminal device and a line control section when connecting a terminal device and a terminal device via a high-speed line.

（２）従来技術と問題点 例えば第１図に示す如く、ＵＢＴにディスプレイＣＩＬ
Ｔ、キーボードＫＢ、プリンタＰ■も１、Ｐ　ｋＬ　２
等を接続し、これらの端末装置とＵＢＴとの間をＩ７０
回線Ｃｏ　、　ＣＩ・・・・・・・・・で接続し、５０
０ＫＢ／８の高速で、シリアルにデータ転送を行うよう
にした銀行窓口装部用のデータ転送方式が使用されてい
る。この場合、ＵＢＴとターミナルコントローラＴＣと
の間は電話回線と同じ９６００Ｂ／Ｓでデータ転送され
、このターミナルコントローラＴＣを経由してセンクー
でのデータの送受信を行うものである。(2) Prior art and problems For example, as shown in Figure 1, the display CIL is connected to the UBT.
T, keyboard KB, printer P ■ 1, P kL 2
etc., and connect I70 between these terminal devices and UBT.
Connect with line Co, CI.......50
A data transfer system for bank teller systems is used that serially transfers data at a high speed of 0 KB/8. In this case, data is transferred between the UBT and the terminal controller TC at 9600B/S, which is the same as a telephone line, and data is sent and received at the sensor via the terminal controller TC.

このような銀行窓口装置では、例えばプリンタＰＲＩを
みても明らかな如く、プリント機構部はメカユニットで
あり、５００ＫＢ／Ｓの速度でデ−タ転送が行なわれる
とき１ビツトあたりの間隔が２μｓであり、きわめて速
いので、通常、第２図に示す如く、回線制御用の部分と
メカユニット制御用の部分とがそれぞれ異なるＣＰＵに
より管理されていた。In such a bank teller device, for example, as is clear from the printer PRI, the printing mechanism is a mechanical unit, and when data is transferred at a speed of 500 KB/S, the interval per bit is 2 μs. , is extremely fast, so normally, as shown in FIG. 2, the line control section and the mechanical unit control section are managed by different CPUs.

すなわち、第２図に示す如く、端末装置例えばプリンタ
Ｐ　Ｒ１では、第１　ＣＰ　Ｕ　１　、アシンクロナス
０コミユニケーシヨン譬インター７エイスーアタ゛ゲタ
（以下ＡＣ１，Ａという）２、第１ダイレクト・メモリ
アクセスコントロー・う（以下第ＤＭＡＣという）３、
第１几ＡＭ４、第１Ｒ・０Ｍ５、送受信部６よりなる回
線制御部と、第２ＣＰＵ７、入出力制御ボート８、第２
ＤＭＡＣ９、棺ｚ−ＲＡＭＩＯ１第２几ＯＭＩＩよりな
るメカニズム制御部と、回＃！ｆｌｒｌＪ御部とメカニ
ズム制御部とのインターフェイスどなるインク−７エイ
スバツフア１２を設け、また入出力制御ボート８に印刷
装置１３、挿入装置ｊ４、磁気リーダ１５等を接続して
いた。この場合ＵＢＴより伝達された５００ＫＢ／Ｓの
高速信号は、ＡＣＩＡ２を経由して第１ＤＭＡＣの制御
により第１几ＡＭ４にセットされる。ここで第】ＣＰＵ
１はこの格納動作もふ（めこの回線制御部の状態を管理
するものであり、第ｌＲＯＭ５に格納されるプ胃グラム
により制御される。That is, as shown in FIG. 2, in a terminal device such as a printer PR1, a first CPU 1, an asynchronous communication controller 7A (hereinafter referred to as AC1, A) 2, a first direct memory access controller (hereinafter referred to as No. DMAC) 3.
A line control section consisting of a first AM4, a first R/0M5, a transmitter/receiver section 6, a second CPU7, an input/output control boat 8, a second
A mechanism control unit consisting of DMAC9, coffin z-RAMIO1 and second coffin OMII, and times #! An ink-7 eighth buffer 12 was provided as an interface between the flrlJ control section and the mechanism control section, and a printing device 13, an insertion device j4, a magnetic reader 15, etc. were connected to the input/output control boat 8. In this case, the 500 KB/S high-speed signal transmitted from the UBT is set in the first AM4 under the control of the first DMAC via the ACIA2. Here, the CPU
1 also manages the state of the line control unit, and is controlled by the program stored in the first ROM 5.

このようにして第ｌＲＡＭ４に格納された受信データは
第１ＣＰＵＩにより読出されインターフェイスバッファ
１２を経由してメカニズム制御部に伝達され、第２ＤＭ
ＡＣ９の制御により第２　ＲＡＭ１０に格納される。The received data stored in the first RAM 4 in this manner is read out by the first CPU and transmitted to the mechanism control unit via the interface buffer 12, and then sent to the second DM.
The data is stored in the second RAM 10 under the control of the AC9.

すなわち、第３図（イ）に示すように、第１ＣＰＵ１で
は、５００ＫＢ／Ｓの回線データを第１　ＤＭＡＣ２に
よりＡＣＩＡ２→第１几ＡＭ４に転送を行わせる。そし
゛（、第３図（ロ）に示す如く、第２ＣＰＵ７がデータ
受信可能タイミングのときに、第１　Ｂ、ＡＭ４（ｉｌ
ＤＭＡｃ３）→インターフェイスバッファ１２（第２　
ＤＩｌｖｌＡＣ９）→第２几ＡＭＩＯにデータ転送を行
う。勿論逆方向のデータ転送も同様である。That is, as shown in FIG. 3(A), the first CPU 1 causes the first DMAC 2 to transfer the line data of 500 KB/S from the ACIA 2 to the first AM 4. Then, as shown in FIG. 3 (b), when the second CPU 7 is ready to receive data, the first B, AM4 (il
DMAc3) → interface buffer 12 (second
DIlvlAC9) → Data is transferred to the second AMIO. Of course, the same applies to data transfer in the opposite direction.

このようにして第２１１．ＡＭＩＯに格納されたのらに
、第２ＣＰＵ７によりこの第２　ＲＡＭ　１０よりデー
タが読出され、入出力制御ボート８を経由してこれが通
帳の磁気ストライプに書込むデータであれば磁気リーダ
１５に送出し、また通ｌ脹に印字すべきデータであれば
印刷装置１３に送出する。In this way, the 211th. After being stored in the AMIO, the data is read from the second RAM 10 by the second CPU 7, and sent to the magnetic reader 15 via the input/output control board 8 if it is data to be written on the magnetic stripe of the passbook. , and if the data is to be printed on a regular basis, it is sent to the printing device 13.

このときこれらのデータは５００ＫＢ／８で伝達される
が、例えば印刷装Ｒ１３等では、このような高速のデー
タに出力が追従できないので、データを分割して受信す
ることになる。このようにしてメカニズム制御部側の特
殊性のためにメカニズム制御部側ではこれに応じた管理
制御が必要となり、かくして回線制御部とメカニズム制
御部とではそれぞれ別個のＣＰＵを必要とし、そのため
に第２図に示すような複雑な構成にならざるを得なかっ
た。At this time, these data are transmitted at 500 KB/8, but since printing equipment such as the R13 cannot follow such high-speed data, the data is received in parts. In this way, due to the special nature of the mechanism control section, corresponding management control is required on the mechanism control section side, and thus the line control section and the mechanism control section require separate CPUs, respectively. This resulted in a complicated configuration as shown in Figure 2.

（３）発明の目的 本発明の目的はこのような問題点を改善し℃きわめて簡
単な構成により別個のＣＰＵを管理制御することができ
る高速回線制御方式を提供することである。(3) Purpose of the Invention The purpose of the present invention is to improve the above-mentioned problems and provide a high-speed line control system capable of managing and controlling separate CPUs with an extremely simple configuration.

（４）　　発明の構成 このような目的を遂行するために、本発明の高速回線制
御方式では、回線とのデータ転送を管理する第１のプロ
セッサと入出力手段とのデータ転送を管理する第２のプ
ロセッサを備えた端末装置において、第１のプロセッサ
の動作時間と第２のプロセッサの動作時間を区別するプ
ロセッサ動作時間区分手段と、アドレス変換を行うアド
レス変換手段を設け、第１のプロセッサと第２のプロセ
ッサを時分割的に制御するようにしたことを特徴とする
。(4) Structure of the Invention In order to achieve the above object, the high-speed line control system of the present invention includes a first processor that manages data transfer to and from the line, and a second processor that manages data transfer between the input and output means. In a terminal device equipped with a processor, processor operation time division means for distinguishing the operation time of the first processor and the operation time of the second processor, and address conversion means for performing address conversion are provided, The present invention is characterized in that two processors are controlled in a time-sharing manner.

（５）　　発明の実施例 本発明の一実施例を第４図及び第５図にもとづき説明す
る。(5) Embodiment of the Invention An embodiment of the present invention will be explained based on FIGS. 4 and 5.

第４図は本発明の一実施例構成を示し、第５図はその動
作説明図である。FIG. 4 shows the configuration of an embodiment of the present invention, and FIG. 5 is an explanatory diagram of its operation.

図中、他国と同符号部は同一部分を示し、２０は第１Ｃ
ＰＵであって第２図における第１ＣＰＵ１と同様に回線
制御部を管理するもの、２１はＡＣＩＡであってＡＣＩ
Ａ２に対応するもの、２２はＤＭＡＣ，２３はＲＡＭ、
２４は几ＯＭ、２５は第２ＣＰＵであって第２ＣＰＵ７
と同様にメカニズム制御部を管理するもの、２６は入出
力制御ボートであって入出力制御ボート８に対応するも
の、２７はリセットベクタ検出部、２８はアドレス変換
部、２９はクロック発生部である。In the figure, the same reference numerals as those in other countries indicate the same parts, and 20 indicates the 1C
A PU that manages the line control unit like the first CPU 1 in FIG. 2, and 21 is an ACIA.
Those corresponding to A2, 22 is DMAC, 23 is RAM,
24 is the OM, 25 is the second CPU, and the second CPU7
26 is an input/output control port corresponding to the input/output control boat 8, 27 is a reset vector detection section, 28 is an address conversion section, and 29 is a clock generation section. .

第１　ＣＰＵ２０と第２ＣＰＵ２５は、第５図（イ）に
示す如く、その動作サイクルが分割されている。The operation cycles of the first CPU 20 and the second CPU 25 are divided, as shown in FIG. 5(A).

この動作サイクルの分割のために、クロック発生部２９
が設けられている。クロック発生部２９は第５図（ロ）
〜（ホ）に示す如き、第１　ＣＰＵ２０を制御するため
のクロックφ１−１、φ２−１と゛、第２ＣＰＵ２５を
制御するためのクロックφ１−２、φ２−２を発生しこ
れらにより同（イ）に示す如き状態で第１ＣＰＵ２０と
第２Ｃ，ＰＵ２５の動作サイクルが区分されることにな
る。別にクロック発生部２９は第１ＣＰＵ２０の動作サ
イクルか第２ＣＰＵの動作サイクルかを識別するサイク
ル識別信号＃１／＃２を後述するアドレス変換部２８に
出力している。In order to divide this operation cycle, the clock generator 29
is provided. The clock generator 29 is shown in FIG. 5 (b).
As shown in ~(E), clocks φ1-1 and φ2-1 for controlling the first CPU 20 and clocks φ1-2 and φ2-2 for controlling the second CPU 25 are generated, and the same as shown in (A) is generated. The operation cycles of the first CPU 20 and the second CPU 25 are divided in the state shown in FIG. Separately, the clock generation section 29 outputs cycle identification signals #1/#2 for identifying whether the cycle is an operation cycle of the first CPU 20 or the operation cycle of the second CPU, to an address conversion section 28, which will be described later.

ＲＡＭ２３は送受信部６よりＡＣＩＡ２１を経由して伝
達されたデータをＤＭＡＣの制御により格納したり、ま
た入出力制御ボート２６から伝達されたデータを同様に
して格納するものであり、回線制御部系とメカニズム制
御部系とで共用されるものである。The RAM 23 stores data transmitted from the transmitting/receiving section 6 via the ACIA 21 under the control of the DMAC, and similarly stores data transmitted from the input/output control boat 26, and is used by the line control section. This is shared with the mechanism control system.

Ｒ，０Ｍ２４は第１ＣＰＵ２０のみならず第２０ＰＵ２
５を制御するためのプログラムが格納されるものである
。R,0M24 is not only the first CPU20 but also the 20th PU2
5 is stored therein.

リセットベクタ検出部２７は第１ＣＰＵ２０あるいは第
２ＣＰＵ２５より出力されるリセットベクタアドレス（
この例では第１ＣＰＵ２０と第２ＣＰＵ２５が同一機種
のため同一）を検出するものである。The reset vector detection unit 27 receives the reset vector address (
In this example, since the first CPU 20 and the second CPU 25 are of the same model, the same type of CPU 20 and the second CPU 25 are detected.

アドレス変換部２８は装置の電源投入時に出力されるこ
のリセットベクタアドレスが検出されたとき、そのとき
の動作サイクルが第１ｃＰＵ２０の動作サイクルであれ
ば、第１　ＣＰＩＪ　２０を動作するプログラムの先頭
アドレスが記入されているＲＯＭ２４のアドレス（リセ
ットベクター１）を出力し、次の第２ＣＰＵの動作サイ
クル時に第２ＣＰＵ２５の動作用プログラムの先頭アド
レスが記入されているＲ、０Ｍ２４のアドレス（リセッ
トベクター２）を出力するものである。これらのアドレ
スに応じて第１ＣＰＵ２０及び第２ＣＰＵ２５が動作状
態に制御されることになる。When this reset vector address output when the device is powered on is detected, the address converter 28 converts the start address of the program that operates the first CPIJ 20 if the operating cycle at that time is the operating cycle of the first cPU 20. Outputs the written address of ROM24 (reset vector 1), and outputs the address of R, 0M24 (reset vector 2) where the start address of the operation program of the second CPU 25 is written at the next operation cycle of the second CPU. It is something to do. The first CPU 20 and the second CPU 25 are controlled to be in an operating state according to these addresses.

いま５００ＫＢ／８の伝送回線から伝達されたデータを
送受信部６が受信したとき、第１ＣＰＵ２０は、第５図
（イ）に示す第１ＣＰＵ動作サイクルにおいてＡＣＩＡ
２１とＤＭＡＣ２２を制御して、ＡＣＩＡ２１　（ＤＭ
ＡＣ２２）→几ＡＭ２３、つまりＡＣＩＡ２１から几Ａ
Ｍ２３に直接受信データを転送セットする。そしてこの
受信データの転送が完了すると、第２ＣＰＵ２５はこれ
を知り、第５図（イ）に示す第２ＣＰＵ動作サイクルの
必要なタイミング時にこのデータを読出してこれを処理
することになる。つまり入出力制御ボート２６を経由し
てこの受信データにより印刷を行ったり磁気カードにデ
ータを記入したりする。When the transmitter/receiver 6 receives the data transmitted from the transmission line of 500 KB/8, the first CPU 20 executes the ACIA in the first CPU operation cycle shown in FIG.
ACIA21 (DM
AC22) → 几AM23, that is, ACIA21 to 几A
Directly transfer and set received data to M23. When the transfer of this received data is completed, the second CPU 25 becomes aware of this and reads and processes this data at the necessary timing of the second CPU operation cycle shown in FIG. 5(a). That is, the received data is used to print or write data on a magnetic card via the input/output control port 26.

勿論逆方向のデータ転送も同様にして遂行される。Of course, data transfer in the opposite direction is performed in the same manner.

（６）発明の効果 本発明によれば、第１ＣＰＵと第２０ＰＵを時分割で使
用し、ＲＡＭやｆＬＯＭを共用することができ、その構
成を簡易にできる。また送受信データは共用のＲＡＭに
セットできるので第１ＣＰＵと第２ＣＰＵ間のデータ転
送時間が不必要となり、データ転送を速く行うことがで
きる。(6) Effects of the Invention According to the present invention, the first CPU and the twentieth PU can be used in a time-sharing manner, and the RAM and fLOM can be shared, making the configuration simple. Furthermore, since the transmitted and received data can be set in a shared RAM, there is no need for data transfer time between the first CPU and the second CPU, and data transfer can be performed quickly.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は高速回線でデータを転送する端末装置とＵＢＴ
の接続状態説明図、第２図は従来の端末装置の説明図、
第３図はその動作説明図、第４図は本発明の一実施例構
成図、第５図は本発明ＣＰＵの動作状態説明図である。 図中、６は送受信部、２６は入出力制御ボート、２７は
リセットベクタ検出部、２８はアドレス変換部、２９は
クロック発生部である。 特許出願人　　富士通株式会社 代理人弁理士　　　山　谷　晧　榮Figure 1 shows a terminal device and UBT that transfer data over a high-speed line.
Fig. 2 is an explanatory diagram of a conventional terminal device,
FIG. 3 is an explanatory diagram of its operation, FIG. 4 is a configuration diagram of an embodiment of the present invention, and FIG. 5 is an explanatory diagram of the operating state of the CPU of the present invention. In the figure, 6 is a transmitting/receiving section, 26 is an input/output control port, 27 is a reset vector detecting section, 28 is an address converting section, and 29 is a clock generating section. Patent applicant Fujitsu Ltd. Representative Patent Attorney Akira Yamatani

Claims (1)

【特許請求の範囲】[Claims] （１）　　回線とのデータ転送を管理する第１のプロセ
ッサと入出力手段とのデータ転送を管理する第２のプロ
セッサを備えた端末装置において、第１のプロセッサの
動作時間と第２のプロセッサの動作時間を区分するプロ
セッサ動作時間区分手段と、前記各々のプロセッサのア
クセスすべきメモリアドレスを出力するアドレス変換手
段を設げ、第１のプロセッサと第２のプロセッサを時分
割的に制御するようにしたことを特徴とする高速回線制
御方式。(1) In a terminal device equipped with a first processor that manages data transfer to and from a line and a second processor that manages data transfer between input/output means, the operation time of the first processor and the second processor's A processor operating time dividing means for dividing the operating time and an address converting means for outputting a memory address to be accessed by each of the processors are provided, and the first processor and the second processor are controlled in a time-sharing manner. A high-speed line control method characterized by: