JPS593619Y2 - Preset receiver tuning device - Google Patents

Description

【考案の詳細な説明】 本考案は、プリセット型の受信機特にその自動選局装置
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a preset type receiver, particularly to an automatic tuning device thereof.

ラジオ受信機には多数の放送局のうちの複数局をプリセ
ットしておき、プリセット釦の１つを押すことにより希
望局を受信するプリセット型の受信機がある。There is a preset type radio receiver in which a plurality of broadcast stations are preset among a large number of broadcast stations, and a desired station is received by pressing one of the preset buttons.

この種の受信機ではプリセットされる局数が多い場合ま
たはカーラジオのように９型でしかも運転中にも操作す
るような場合は希望局に対応するプリセット釦を選んで
押すことは容易なことではない。If this type of receiver has a large number of preset stations, or if it is a 9-inch car radio and is operated while driving, it is easy to select and press the preset button that corresponds to the desired station. isn't it.

本考案はか・る点を改善しようとするもので、プリセッ
ト選局にいわばサーチ選局を加味し、走査スイッチを押
すことにより自動的に多数のプリセット局を順次走査し
てゆき、希望局が選択されたとき走査を停止させること
により希望局受信状態に入れるようにした。The present invention attempts to improve this point by adding a so-called search channel selection to the preset channel selection, and by pressing the scan switch, automatically scans a large number of preset stations one after another, until the desired station is found. When selected, scanning is stopped to enter the desired station reception state.

次に図面を参照しながらこれを詳細に説明する。Next, this will be explained in detail with reference to the drawings.

プリセット選局を行なう最近の電子同調ラジオ受信機に
はシンセサイザ方式のものがある。Some modern electronically tuned radio receivers that perform preset tuning are of the synthesizer type.

このシンセサイザ方式の受信機は第１図に示す構成から
なる。This synthesizer type receiver has the configuration shown in FIG.

この図で１はアンテナ、２は高周波増幅器、３は局部発
振器、４は混合つまり周波数変換器、５は中間周波増幅
器、６は楔波回路、７，８゜９はパリキャップなどの電
圧可変容量素子をコンデンサとする共振回路である。In this figure, 1 is an antenna, 2 is a high frequency amplifier, 3 is a local oscillator, 4 is a mixer or frequency converter, 5 is an intermediate frequency amplifier, 6 is a wedge wave circuit, and 7, 8° and 9 are voltage variable capacitors such as pari caps. It is a resonant circuit whose element is a capacitor.

これらの部分は通常のスーパーヘテロダイン型の、電子
同調型ラジオ受信機のチューナ部と同じである。These parts are the same as the tuner section of a normal superheterodyne electronically tuned radio receiver.

シンセサイザ型受信機の場合は、バリキャップ制御用従
って選局用回路としてキースイッチ１０、コントローラ
１１、プリスケーラ１２．１／Ｎプログラム可能周波数
デバイダ１３、基準周波数発振器１４、その周波数デバ
イダ１５、ＰＬＬ （フェーズ ロックド ループ）な
どで構成される位相検出器１６およびローパスフィルタ
１７が設けられる。In the case of a synthesizer type receiver, the varicap control and therefore tuning circuits include a key switch 10, a controller 11, a prescaler 12, a 1/N programmable frequency divider 13, a reference frequency oscillator 14, its frequency divider 15, and a PLL (phase A phase detector 16 and a low-pass filter 17 configured with a locked loop or the like are provided.

この受信機での選局動作を、周波数７６．０−９０．０
ＭＨｚの我国＜７）ＦＭ放送を例にとって以下説明す
る。The channel selection operation in this receiver is performed at frequencies 76.0-90.0.
This will be explained below using FM broadcasting as an example.

上記のＦＭ放送周波数帯に対する局部発振器３の出力周
波数は６５．３〜７９．３ＭＨｚとなるが、これを分周
器であるプリスケーラ１２により１／１０に落として６
．５３〜７．９３ ＭＨｚとする。The output frequency of the local oscillator 3 for the above FM broadcast frequency band is 65.3 to 79.3 MHz, but this is reduced to 1/10 by the prescaler 12, which is a frequency divider, to 65.3 to 79.3 MHz.
．． 53 to 7.93 MHz.

これを更にデバイダ１３により、Ｎ ＝ ６５３〜７９
３の間で変る値１／Ｎで分周する。This is further divided by the divider 13 so that N=653 to 79
The frequency is divided by a value of 1/N, which varies between 3 and 3.

ＦＭ放送のチャンネルセパレーションは１００ ＫＨｚ
であり、従って放送周波数は７６゜０、７６．１．７６
．２・・・・・・の、局発周波数で言えば６５．３゜６
５．４．６５．５・・・・・・の離散的な値をとり、こ
れ以外の値はとらないからＮ値を適当に選びかつ放送周
波数と同調したときのデバイダ１３の出力周波数は常に
１０ＫＨｚとなる。FM broadcast channel separation is 100 KHz
Therefore, the broadcasting frequency is 76°0, 76.1.76
．． 2..., in terms of local frequency, it is 65.3°6
It takes discrete values of 5.4.65.5... and does not take any other values, so when the N value is appropriately selected and tuned to the broadcast frequency, the output frequency of the divider 13 is always It becomes 10KHz.

このＮの値６５３．６５４・・・・・・７９３はコント
ローラ１１のメモリに記憶させておき、キースイッチ１
０のプリセットスイッチＳｏ −Ｓｎの１つを押して該
スイッチに対応する１つのＮ値（これは希望の放送局を
示すことになる）を読出し、デバイダ１３にプリセット
する。This N value 653.654...793 is stored in the memory of the controller 11, and the key switch 1
Press one of the 0 preset switches So-Sn to read out one N value (which indicates the desired broadcasting station) corresponding to the switch and preset it in the divider 13.

一方、基準周波数発振器１４は本例では５．７６ＭＨｚ
の周波数を発振するが、デバイダ１５で１１５７６にす
るので該デバイダの出力は１ＱＫＨｚである。On the other hand, the reference frequency oscillator 14 has a frequency of 5.76MHz in this example.
However, since the frequency is set to 11576 by the divider 15, the output of the divider is 1QKHz.

従って受信機がキースイッチ１０およびコントローラ１
１の糸路でデバイダ１３ヘプリセツトしたＮ値に対応す
る受信状態にあるとき、デバイダ１３．１５の出力周波
数は共にｌＱ ＫＨｚとなり、位相同期化後は位相検出
器１６の出力はなく、同調回路の可変容量素子の調整は
行なわれず、このま・受信状態に入るが、受信機が該Ｎ
値に対応する受信状態になければそのずれに応じた大き
さおよび極性の出力を位相検出器１６が生じ、これをロ
ーパスフィルタ１７で平滑化したのち共振回路７〜９の
可変容量素子に加える。Therefore, the receiver is connected to the key switch 10 and the controller 1.
When the divider 13 is in the receiving state corresponding to the preset N value in the thread path 1, the output frequencies of the dividers 13 and 15 are both lQ KHz, and after phase synchronization, there is no output from the phase detector 16, and the tuning circuit The variable capacitance element is not adjusted and the receiver enters the receiving state for now, but the receiver
If there is no reception state corresponding to the value, the phase detector 16 generates an output with a magnitude and polarity corresponding to the deviation, which is smoothed by the low-pass filter 17 and then applied to the variable capacitance elements of the resonant circuits 7 to 9.

従って受信周波数の調整が行なわれ、デバイダ１３の出
力周波数１０ＫＨｚに収束しかつ同期化した所で該調整
が終了し、Ｎ値で指定した放送局（放送周波数）での受
信状態に入る。Therefore, the reception frequency is adjusted, and when the output frequency of the divider 13 converges to 10 KHz and synchronization is achieved, the adjustment ends, and the reception state at the broadcasting station (broadcasting frequency) specified by the N value is entered.

受信機がホーム用などでプリセットスイッチ８０〜Ｓｎ
の個数も多くはない場合は該スイッチの１つを押して選
局動作を行なうことは容易であるが、カーラジオなどで
操作は勘で行なうような場合、またプリセットスイッチ
Ｓ１〜Ｓｎが多数設けられるような場合にはその一つを
押して希望局を選局することは容易ではない。Preset switch 80~Sn if the receiver is for home use etc.
If the number of switches is not large, it is easy to press one of the switches to select a channel, but in cases such as a car radio where operation is done by intuition, or when a large number of preset switches S1 to Sn are provided. In such cases, it is not easy to select a desired station by pressing one of the buttons.

本考案はか・る問題に対処するもので、その実施例を第
２図に示す。The present invention addresses this problem, and an embodiment thereof is shown in FIG.

第２図で１１は第１図にも示したコントローラ、ＲＡＭ
はそのメモリ （ランダム アクセス メモリ）、５ｏ
−３７はキースイッチ１００個々のスイッチであるチャ
ンネル（放送局）選択用のプリセットスイッチである。In Figure 2, 11 is the controller and RAM shown in Figure 1 as well.
is its memory (random access memory), 5o
-37 is a preset switch for selecting a channel (broadcasting station), which is an individual switch of the key switch 100.

２０はデ゛コーダであって押圧されたプリセットスイッ
チのアドレスをデコードしてｍビット２値信号に変換す
る。A decoder 20 decodes the address of the pressed preset switch and converts it into an m-bit binary signal.

本例ではプリセットスイッチＳ。In this example, the preset switch S.

−５７は８個設けられ、その第１番、第２番・・・・・
・がアドレスとなり、デコーダ２０はスイッチＳ。There are 8 -57s, number 1, number 2...
. is the address, and the decoder 20 is the switch S.

、Ｓｌ、Ｓ２・・・・・・に対応して００１．０１０゜
０１１・・・・・・なる３ビツト２値信号を出力する。, Sl, S2, . . ., 3-bit binary signals of 001.010°011, . . . are output.

２１はプリセットカウンタであり、ロード信号が入ると
きテ゛コーダ２０の出力をプリセットされる。A preset counter 21 presets the output of the coder 20 when a load signal is input.

２２はフリップフロップ回路、２３は本例では８進のカ
ウンタ、２４．２５はアンドゲート、２６．２７はオア
ゲート、２８は１１５Ｈｚ程度の低周波クロック発振器
である。22 is a flip-flop circuit, 23 is an octal counter in this example, 24.25 is an AND gate, 26.27 is an OR gate, and 28 is a low frequency clock oscillator of about 115 Hz.

動作を説明すると、通常のプリセット選局に際しては、
希望局に対応するプリセットスイッチ例えばＳ。To explain the operation, during normal preset tuning,
Preset switch corresponding to the desired station, for example S.

を押すと、デコーダ２０にはＬ（ロー）、・・・・・・
Ｈ（バイ）、Ｈなる信号が入り、該デコーダはこの信号
に対応する００１なる出力を生じる。When you press , the decoder 20 outputs L (low),...
A signal H (bye), H is input, and the decoder produces an output 001 corresponding to this signal.

この信号はカウンタ２１に入り、またオアゲート２６、
今はＨレベルのフリップフロップ回路２２のＱ出力で゛
開かれているアンドゲート２４を通ってカウンタ２１の
ロード端子に入力する。This signal enters the counter 21, and also the OR gate 26,
The Q output of the flip-flop circuit 22, which is currently at H level, is inputted to the load terminal of the counter 21 through the AND gate 24, which is opened.

そこで該カウンタ２１はテ゛コーダの内容００１をプリ
セットされ、これをコントローラ１１へその内蔵メモリ
のアドレス信号として送出する。Therefore, the counter 21 is preset with the coder content 001 and sends this to the controller 11 as an address signal of its built-in memory.

該コントローラはこのアドレス信号でメモリを読出し、
スイッチＳ。The controller reads the memory using this address signal,
Switch S.

に対応するＮ値を得てこれを第１図の周波数デバイダ１
３ヘプリセツトする。Obtain the N value corresponding to
3. Preset.

以後は前述の動作によりシンセサイザ方式の選局が行な
われ、スイッチＳ。Thereafter, the synthesizer system channel selection is performed by the above-mentioned operation, and the switch S is turned on.

に対応する放送局の受信が行なわれる。The broadcast station corresponding to the broadcast station is received.

次に本考案に係るプリセット走査方式による選局を行な
うには、第２図のプリセット走査スイッチＰＳＳを押下
する。Next, to perform channel selection using the preset scanning method according to the present invention, the preset scanning switch PSS shown in FIG. 2 is pressed.

該スイッチが押圧されてフリップフロップ回路のセット
端子にＬレベル信号が入ると該フリップフロップ回路は
セットされ、Ｑ出力をＨレベル、Ｑ出力をＬレベルにす
る。When the switch is pressed and an L level signal is input to the set terminal of the flip-flop circuit, the flip-flop circuit is set, causing the Q output to be at the H level and the Q output to be at the L level.

この結果アンドゲート２５は開き、クロック発振器２８
からのクロックをカウンタ２１に入力する。As a result, the AND gate 25 opens and the clock oscillator 28
The clock from the counter 21 is inputted to the counter 21.

従って該カウンタはクロックを計数し始め、内容は１ず
つ増加してゆく。The counter therefore starts counting clocks and its contents increase by one.

これは受信チャンネル（放送局）が１つずつ進められる
結果を生じ、聴取者ははパ５秒間続く該放送を聞きなが
ら希望の放送はどれか判断する。This results in the receiving channels (stations) being advanced one by one, and the listener deciding which broadcast is desired while listening to the broadcast lasting five seconds.

希望の放送が見つかったら、プリセットスイッチＳ。When you find the desired broadcast, press the preset switch S.

−３７の任意１つを押す。このときデコーダ２０はその
押下スイッチ例えばＳ６に対応する３ビツト２値信号１
１１を出力するが、これはフリップフロップ２２のＱ出
力が今はＬレベルに変ってアンドゲート２４が閉してい
るのでカウンタ２１にロードされることはなく、代って
該信号はオアゲート２６．２７を通ってフリップフロッ
プ回路２２に入り、これをリセットする。-Press any one of 37. At this time, the decoder 20 outputs a 3-bit binary signal 1 corresponding to the pressed switch, for example, S6.
11, but since the Q output of the flip-flop 22 has now changed to the L level and the AND gate 24 is closed, it is not loaded into the counter 21, and instead the signal is output to the OR gate 26. 27 and enters the flip-flop circuit 22 to reset it.

従って該回路のＱ出力はＬレベルとなりアンドゲート２
５を閉じ、カウンタ２１へのクロック送出を停止する。Therefore, the Q output of the circuit becomes L level and the AND gate 2
5 is closed, and clock transmission to the counter 21 is stopped.

従ってカウンタ２１は歩進（１ずつの計数値増大）を止
め、そのときの計数値に対応するＮ値での放送受信状態
に入る。Therefore, the counter 21 stops incrementing (increasing the count value by 1) and enters the broadcast reception state at the N value corresponding to the count value at that time.

なおフリップフロップ回路２２がリセットされるとＱ出
力がＨレベルになり、アンドゲート２４が開くが、デコ
ーダ２０からオアゲート２６を通るロード信号は短い時
間幅のパルスなので今は消滅しており、従ってやはりカ
ウンタ２１がテ゛コーダ２０の内容をロードされること
はない。Note that when the flip-flop circuit 22 is reset, the Q output goes to H level and the AND gate 24 opens, but the load signal passing from the decoder 20 to the OR gate 26 is a pulse with a short time width, so it has disappeared now. Counter 21 is never loaded with the contents of coder 20.

希望局が見付からず、プリセットスイッチＳ。Unable to find desired station, preset switch S.

〜Ｓ７が押下されないとクロックはカウンタ２１に入力
し続け、従って該カウンタは歩進を続ける。~If S7 is not pressed, the clock continues to be input to the counter 21, and therefore the counter continues to increment.

このクロックはカウンタ２３でも計数しており、そして
該カウンタ２３は８進なので８個計数するとオーバーフ
ローする。This clock is also counted by a counter 23, and since the counter 23 is octal, it will overflow if it counts eight clocks.

次表にカウンタ２１と２３の計数状態を示す。The following table shows the counting status of counters 21 and 23.

プリセットスイッチは本例では８個であるから、クロッ
クを８個計数するということは全プリセット局を走査し
て最初の受信局に戻ったことを意味する。Since there are eight preset switches in this example, counting eight clocks means that all preset stations have been scanned and the signal has returned to the first receiving station.

このオーバーフローパルスはオアゲート２７を通ってフ
リップフロップ２２のリセット端子に入り、これをリセ
ットする。This overflow pulse passes through OR gate 27 and enters the reset terminal of flip-flop 22, resetting it.

従ってそのＱ出力はＬレベルとなり、アンドゲート２５
を閉じてカウンタ２１へのクロック入力を停止する。Therefore, its Q output becomes L level, and the AND gate 25
is closed to stop clock input to the counter 21.

こうして一周した所で走査は自動停止する。The scanning automatically stops after completing one rotation.

つまり、最初の受信状態に戻る。In other words, it returns to the initial receiving state.

この放送が希望しないものであれば再びプリセット走査
スイッチＰＳＳを押し、そして適当な放送の所でプリセ
ットスイッチＳ。If this broadcast is not desired, press the preset scanning switch PSS again, and then press the preset switch S at the appropriate broadcast.

〜Ｓ７のどれかを押せばよい。- Just press any one of S7.

なお聴取者から走査停止が行なわれない場合、本例では
一周して自動停止としたが、これは適宜変更できる。Note that if the listener does not stop the scanning, in this example, the scanning is stopped automatically after one round, but this can be changed as appropriate.

例えばプリセット局が８チヤンネルの場合、その半数の
４チヤンネル走査した所で、または例えば第５チヤンネ
ルで受信していて走査開始したとき１周の１つ手前の第
４チヤンネルで走査停止してもよい。For example, if the preset station has 8 channels, scanning may be stopped after scanning half of the 4 channels, or for example, when receiving on the 5th channel and starting scanning, scanning may be stopped at the 4th channel one round before. .

また第２図で゛はデコーダ２０を用いたのでカウンタ２
１等への出力導線数はプリセットスイッチ５ｏ−３７の
数に比べて少数（一般にプリセットスイッチが２Ｎ個あ
るときデコードすれば導線数はＮ本で済む）でよいが、
導線数増大がそれ程問題でない場合はデコーダを設けず
、スイッチ５ｏ−３゜の出力を直線メモリアドレス信号
としてもよい。Also, in Fig. 2, ``'' means that the decoder 20 is used, so the counter 2
The number of output conductors to the 1st class may be smaller than the number of preset switches 5o-37 (generally, when there are 2N preset switches, if decoding is performed, the number of conductors only needs to be N), but
If the increase in the number of conductive wires is not such a problem, the decoder may not be provided and the output of the switch 5o-3° may be used as a linear memory address signal.

第３図にその実施例を示す。An example is shown in FIG.

第３図で３０はシフトレジスタであり、第２図に示した
アンドゲート２５を介してクロックを入力され、シフト
を行なう。In FIG. 3, numeral 30 is a shift register, which receives a clock via the AND gate 25 shown in FIG. 2 and performs a shift.

またプリセットスイッチ５ｏ−５７のいずれかが押下さ
れるとオアゲート３１、微分回路３２、第２図に示した
アンドゲート２４を介してロード信号が入り、プリセッ
トスイッチ５ｏ−５７の内容をロードされる。Further, when any of the preset switches 5o-57 is pressed, a load signal is input via the OR gate 31, the differential circuit 32, and the AND gate 24 shown in FIG. 2, and the contents of the preset switches 5o-57 are loaded.

例えばスイッチＳ１を押下し他は開放とすると、これら
のスイッチ群によりり、 Ｈ，Ｌ・・・・・・Ｌなる情
報がシフトレジスタ３０に加わり、かつこのときオアゲ
ート３１はＨレベルの出力を生じ、これは微分回路３２
、アンドゲート２４を通ってシフトレジスタロード信号
となるから該シフトレジスタはり、 Ｈ，Ｌ・・・・・
・Ｌの状態にセットされる。For example, when switch S1 is pressed and the others are opened, information H, L...L is added to the shift register 30 by these switches, and at this time, the OR gate 31 produces an H level output. , this is the differentiation circuit 32
, passes through the AND gate 24 and becomes the shift register load signal, so the shift register outputs H, L...
・Set to L state.

これはコントローラ１１のメモリのアドレス信号となり
、チャンネル２での受信が行なわれる。This becomes an address signal for the memory of the controller 11, and is received on channel 2.

またフリップフロップ２２のＱ出力によりアンドゲート
２５が開くとクロックが入り、シフトレジスタ３０はシ
フトを始めてり、 Ｌ。Also, when the AND gate 25 is opened by the Q output of the flip-flop 22, a clock is input, and the shift register 30 starts shifting.

Ｈ，Ｌ・・・・・・Ｌ、 Ｌ、 Ｌ、 Ｌ、 Ｈ
，Ｌ・・・・・・Ｌ、・・・・・・の如く内容を変えて
ゆく。H, L...L, L, L, L, H
, L...L,..., etc., the contents change.

これでチャンネル３、チャンネル４・・・・・・の受信
が行なわれることになる。Channel 3, channel 4, etc. will now be received.

クロックをカウンタ２３で計数して所定数で走査停止、
また希望局でプリセットスイッチＳ。Count the clocks with the counter 23 and stop scanning at a predetermined number,
Also, preset switch S at the desired station.

−５のいずれかを押しての走査停止は第２図の場合と同
様で゛ある。Stopping scanning by pressing either -5 is the same as in the case of FIG.

以上詳細に説明したように、本考案によればプリセット
局の走査を行なって希望局を受信することができ、選局
操作を非常に容易にすることができる。As described above in detail, according to the present invention, it is possible to scan preset stations and receive a desired station, making the tuning operation extremely easy.

また走査停止は任意のプリセットスイッチを押して行な
うことができるので運転中でも特定の停止スイッチを探
す必要がなく、概ねプリセットスイッチが配列されてい
る部分を押せばよいため停止操作が極めて簡単である。Furthermore, scanning can be stopped by pressing any preset switch, so there is no need to search for a specific stop switch even during operation, and the stopping operation is extremely simple as all you have to do is press the part where the preset switches are arranged.

また既設のプリセットスイッチを兼用したために、走査
停止のための特別のスイッチを必要としない利点がある
。Furthermore, since the existing preset switch is also used, there is an advantage that a special switch for stopping scanning is not required.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はシンセサイザ型ラジオ受信機の概要を示すブロ
ック図、第２図は本考案の実施例を示すブロック図、第
３図は第２図の一部の変形例を示すブロック図である。 図面で、５ｏ−５ｎはプリセットスイッチ、２１．３Ｇ
は記憶回路、ＰＳＳはプリセット走査スイッチ、２５は
第１のアンドゲート、２４は第２のアンドゲート、２６
．３１は第１のオアゲート、２７は第２のオアゲート、
２２（まフリップフロップ回路である。FIG. 1 is a block diagram showing an overview of a synthesizer type radio receiver, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram showing a partial modification of FIG. 2. In the drawing, 5o-5n is a preset switch, 21.3G
is a memory circuit, PSS is a preset scanning switch, 25 is a first AND gate, 24 is a second AND gate, 26
．． 31 is the first or gate, 27 is the second or gate,
22 (It is a flip-flop circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 受信チャンネルを指定する複数のプリセットスイッチと
、該プリセットスイッチから入力されたチャンネル情報
を書込まれ、クロックが入力するとき該情報を１チヤン
ネルずつ進める記憶回路と、該クロックを計数し、予定
数になるとき出力を生じるカウンタと、プリセット走査
スイッチが押されるとき該記憶回路へのクロック入力回
路に挿入された第１のアンドゲートを開放し、且つその
ロード端子の入力段に設けられた第２のアンドゲートを
閉じるフリップフロップと、前記複数のプリセットスイ
ッチのいずれが押されてもロード信号を該第２のアンド
ゲートに入力する第１のオアゲート、該第１のオアゲー
トの出力および前記カウンタの出力のいずれでも前記フ
リップフロップの状態を前記プリセット走査スイッチ操
作前の状態へ復帰させる第２のオアゲートとを備えるこ
とを特徴とする、プリセット受信機の選局装置。a plurality of preset switches for specifying reception channels; a memory circuit into which channel information input from the preset switches is written; and a memory circuit that advances the information channel by channel when a clock is input; a counter that produces an output when a flip-flop that closes an AND gate; a first OR gate that inputs a load signal to the second AND gate regardless of which of the plurality of preset switches is pressed; an output of the first OR gate and an output of the counter; A second OR gate for returning the state of the flip-flop to the state before the operation of the preset scanning switch.