JPS5936034Y2 - T-type flip-flop circuit - Google Patents

Description

【考案の詳細な説明】 本考案はＴ型フリップフロップ回路（以下ＴＦ／Ｆと略
す）に関するものである。[Detailed Description of the Invention] The present invention relates to a T-type flip-flop circuit (hereinafter abbreviated as TF/F).

一般にＴＦ／Ｆはトグル入力に対し、出力はその１／２
の周波数に分周するものである。Generally, for TF/F, the output is 1/2 of the toggle input.
The frequency is divided into the following frequencies.

またＦ／Ｆは電源投入時回路状態は決定できないので、
初期状態を定めるのにリセット端子を設ける。Also, since the circuit state of F/F cannot be determined when the power is turned on,
A reset terminal is provided to determine the initial state.

つまりトグル人力、リセット入力、Ｑ （ＯｒＱ）出力
の端子構成が基本的である。In other words, the basic terminal configuration is toggle input, reset input, and Q (OrQ) output.

ＴＦ／Ｆのゲート構成には種々のものがあるが、その１
つに第１図に示す回路が用いられている。There are various gate configurations for TF/F, one of which is
The circuit shown in FIG. 1 is used for this purpose.

タイミングチャートを第３図ａに示す。A timing chart is shown in FIG. 3a.

第３図の記号は第１図のそれと対応している。The symbols in FIG. 3 correspond to those in FIG.

論理は正論理とする。The logic is positive logic.

まず、第１図の回路動作を第３図ａのタイミングチャー
トを用いて説明する。First, the operation of the circuit shown in FIG. 1 will be explained using the timing chart shown in FIG. 3a.

Ｒ＝１としてリセットをかける。Set R=1 and apply a reset.

そのときのトグル人力ＴはＯとする。The toggle force T at that time is O.

各部の論理はＡ＝１、Ｂ＝０、Ｃ＝１、Ｄ＝ｌ、Ｑ＝０
、Ｑ＝１である （タイミング■）。The logic of each part is A=1, B=0, C=1, D=l, Q=0
, Q=1 (timing ■).

リセットを解除しても状態は変わらない（タイミング■
）。The status does not change even after canceling the reset (timing
).

リセット状態はＮＡＮＤゲート４の入力が（１，１）で
Ｂ＝０となっており、ゲート３の出力Ａ＝１となってい
る。In the reset state, the input of the NAND gate 4 is (1, 1), B=0, and the output A of the gate 3 is 1.

ここで丁＝０→１と立ち上げればＴよりゲート二段の遅
れでＡ、Ｂ＝１となる。Here, if the voltage rises from 0 to 1, A and B will become 1 with a delay of two gates from T.

ＴでＡ＝１としてから、Ｂ＝ＱによるＡ＝１をゲート４
一段の遅れで解除していることになる。Set A=1 at T, then set A=1 due to B=Q to gate 4
This means that it will be canceled after a delay.

（タイミング■）。(Timing ■).

次にＴ＝１→Ｏ（立下がる）にするとゲート３の全入力
＝１となりＡ＝０となる。Next, when T=1→O (falls), all inputs to gate 3 become 1, and A=0.

従ってＱ＝１．Ｑ＝０となる。Therefore, Q=1. Q=0.

Ｔの立下がりで出力が反転する（タイミング■）。The output is inverted at the falling edge of T (timing ■).

次にＴが立上り反転情報をセットする。Next, T rises and sets inversion information.

つまり、Ｃ＝０．Ｄ＝１となる（タイミング■）。That is, C=0. D=1 (timing ■).

Ｔ＝１→Ｏとなると、ゲート４の入力（１，０）→（１
，１）となるからＢ＝００従ってＱ＝１．Ａ＝１となる
。When T=1→O, the input of gate 4 (1,0)→(1
, 1), so B=00, so Q=1. A=1.

（タイミング■）。次のＴ＝ｌで反転情報Ｃ＝１．Ｄ＝
０をセットする（タイミング■）。(Timing ■). At the next T=l, the reversal information C=1. D=
Set to 0 (timing ■).

このタイミング■の状態はタイミング■と同じである。The state of this timing (■) is the same as that of timing (2).

以上の動作はＴ２周期に対しＱ出力は１周期の変化であ
り、ＴＦ／ｌ”の動作である。The above operation is a TF/l'' operation in which the Q output changes by one period with respect to the T2 period.

次に、Ｒ＝１としてリセットをかけたままでＴを１→Ｏ
とした場合の動作を第３図すを用いて説明する。Next, set T to 1→O with R=1 and reset.
The operation in the case will be explained using FIG. 3.

Ｒ＝１．Ｔ＝１とするとＡ＝１．Ｂ＝１゜Ｃ＝１．Ｄ＝
１．Ｑ＝０．Ｑ＝１である（タイミング■）。R=1. If T=1, then A=1. B=1°C=1. D=
1. Q=0. Q=1 (timing ■).

この状態からＴ＝１→０とすると、ゲート１一段の遅れ
でゲート３，４の入力はすべて１となる。If T=1→0 from this state, the inputs to gates 3 and 4 will all become 1 with a delay of one stage of gate 1.

このときＡ、＝Ｏ。ゲート１，４二段の遅れでＢ＝０と
なりＡ＝１を固定する。At this time, A,=O. With a delay of two stages of gates 1 and 4, B=0 and A=1 is fixed.

つまり、ゲート３の全入力が１となり（Ａ＝０）、ゲー
ト４一段の遅れでＢ＝Ｏとなり、Ａ＝１とする間にＡ＝
Ｏが起こり、Ｑ＝１としてしまう。In other words, all inputs of gate 3 become 1 (A=0), and with a delay of one stage of gate 4, B=O, and while A=1, A=
O occurs and Q=1.

このときＲ入力のためＱ＝１である。At this time, Q=1 because R is input.

このＱ＝１のヒゲが生じれば、このＴＦ／Ｆを多段接続
してカウンター等を構成したり、次段のＦ／Ｆのトリガ
に接続すると誤動作の原因となる。If this Q=1 whisker occurs, it will cause malfunctions if these TF/Fs are connected in multiple stages to form a counter or the like, or if they are connected to the trigger of the next stage F/F.

ＴＦ／Ｆ本来の動作としては、リセット時（Ｒ１）、ト
グル入力Ｔを入れても出力Ｑ＝０となることが期待され
ているのにか・わらず従来のＴＦ／Ｆは上記のようにヒ
ゲが生じる欠点があった。Although the TF/F's original operation is expected to be output Q = 0 at reset (R1) even if the toggle input T is input, conventional TF/Fs do not operate as described above. It had the disadvantage of causing beards.

本考案の目的はこのヒゲの発生しないＴＦ／Ｆを提供す
ること、すなわちリセット状態にもかかわらず出力がｌ
となってしまうことを論理的におさえることが可能なＴ
Ｆ／Ｆを提供することにある。The purpose of the present invention is to provide a TF/F that does not generate this whisker, that is, the output is l
It is possible to logically prevent T from becoming
The goal is to provide F/F.

本考案によるＴ型フリップフロップは一対の多入力ゲー
トの入出力を交差接続した第１および第２の回路を有し
、第１の回路の出力が入力信号が与えられた一方の多入
力ゲートに入力され、第２の回路の出力が第１の回路の
リセット信号の与えられた一方の多入力ゲートに入力さ
れた構成を有するＴ型フリップフロップにおいて、上記
第２の回路の上記多入力ゲートの一方に上記リセット信
号を人力せしめるようにしたことを特徴とする。The T-type flip-flop according to the present invention has first and second circuits in which the input and output of a pair of multi-input gates are cross-connected, and the output of the first circuit is connected to one of the multi-input gates to which an input signal is applied. In the T-type flip-flop, the output of the second circuit is input to one of the multi-input gates to which the reset signal of the first circuit is applied. One of the features is that the reset signal is manually generated.

以下実施例をあげて本考案を説明すると、第２図に示す
ように第１図の回路ゲート３の入力に、インバータ６の
出力を加える。The present invention will be described below with reference to an embodiment. As shown in FIG. 2, the output of the inverter 6 is added to the input of the circuit gate 3 of FIG. 1.

Ｒ＝０の場合は従来と同様に第３図ａに示す動作をする
ことは明らかである。It is clear that when R=0, the operation shown in FIG. 3a is performed as in the conventional case.

Ｒ＝１の場合の動作を第３図Ｃのタイミングチャートを
用いて説明する。The operation when R=1 will be explained using the timing chart of FIG. 3C.

Ｒ＝１．Ｔ＝１とすると、Ａ＝１．Ｂ＝１．Ｃ＝１゜Ｄ
＝１．Ｑ＝Ｏ，Ｑ＝１で゛ある。R=1. If T=1, then A=1. B=1. C=1°D
=1. Q=O, Q=1.

ゲート３の入力のうち、Ｏで゛あるのはインバータ１の
出力および゛インバーター６の出力Ｒで゛ある（タイミ
ング■）。Of the inputs to the gate 3, the ones that are O are the output of the inverter 1 and the output R of the inverter 6 (timing ■).

次にＴ；１→０とすると、Ｄ＝１であるからゲート４の
入力は（１，１）となりＢ＝０となる。Next, when T; 1→0, since D=1, the input to the gate 4 becomes (1, 1) and B=0.

Ｂ＝０となってもＢを入力としているゲ−１−３，５，
８の出力はＲによって１とされているから、変化をしな
い。Games-1-3, 5, which use B as input even when B=0,
Since the output of 8 is set to 1 by R, it does not change.

従って第３図すのタイミング■のようなヒゲは生じない
（タイミング■）。Therefore, the whiskers as shown in timing ■ in Figure 3 do not occur (timing ■).

次にＴ；０→１とするとタイミング■の状態にもどる
（タイミング■）。Next, when T;0 → 1, it returns to the state of timing ■
(Timing ■).

以上説明してきたように、本考案の回路を用いれば従来
の回路に配線を加えるだけで、論理的にヒゲを発生させ
ないＴ型フリップフロップ回路かえられ、多段接続して
カウンター等を構成しても誤動作の恐れはなくなる。As explained above, by using the circuit of the present invention, by simply adding wiring to a conventional circuit, a T-type flip-flop circuit that does not generate logical whiskers can be replaced, and it can be connected in multiple stages to form a counter, etc. There is no fear of malfunction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のＴＦ／Ｆの論理回路図、第２図は本考案
の一実施例を示すＴＦ／Ｆの論理回路図第３図ａはＴＦ
／Ｆの基本動作タイミングチャート、同図すは従来の回
路のリセット状態のタイミングチャート、同図Ｃは本考
案の回路のリセット状態のタイミングチャートである。 １．６・・・・・・インバータ、２，３，４，５，７゜
８・・・・・・ＮＡＮＤゲート。Fig. 1 is a logic circuit diagram of a conventional TF/F, Fig. 2 is a logic circuit diagram of a TF/F showing an embodiment of the present invention, and Fig. 3a is a TF/F logic circuit diagram.
The basic operation timing chart of /F is a timing chart of the conventional circuit in the reset state, and C of the same figure is a timing chart of the reset state of the circuit of the present invention. 1.6... Inverter, 2, 3, 4, 5, 7° 8... NAND gate.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第１のインバータ、第１ないし第６のＮＡＮＤゲートお
よび第２のインバータよりなり、トグル入力は第１のイ
ンバータを介して第２、第３のＮＡＮＤゲートの人力に
、第１のＮＡＮＤゲートの出力は第２、第４のＮＡＮＤ
ゲートの入力に、第２のＮＡＮＤゲートの出力は第１、
第５のＮＡＮＤゲートの入力に、第３のＮＡＮＤゲート
の出力は第２、第４および第６のＮＡＮＤゲートの入力
に、第４のＮＡＮＤゲートの出力は第３のＮＡＮＤゲー
トの人力に、第５のＮＡＮＤゲートの出力は第１、第６
のＮＡＮＤゲートの入力に、第６のＮＡＮＤゲートの出
力は第５のＮＡＮＤゲートの入力にそれぞれ接続されて
構成されるＴ型フリップフロップ回路において、リセッ
ト入力ゲートとしての第２のインバータの出力が第２、
第４および第６のＮＡＮＤゲートにそれぞれ接続されて
いることを特徴とするＴ型フリップフロップ回路。Consisting of a first inverter, first to sixth NAND gates, and a second inverter, the toggle input is connected to the second and third NAND gates via the first inverter, and the output of the first NAND gate are the second and fourth NAND
The output of the second NAND gate is the input of the first,
The output of the third NAND gate is connected to the input of the fifth NAND gate, the output of the third NAND gate is connected to the input of the second, fourth and sixth NAND gates, the output of the fourth NAND gate is connected to the input of the third NAND gate, and the output of the third NAND gate is connected to the input of the third NAND gate. The outputs of the 5 NAND gates are the 1st and 6th NAND gates.
In a T-type flip-flop circuit, the output of the sixth NAND gate is connected to the input of the fifth NAND gate, and the output of the second inverter as the reset input gate is connected to the input of the fifth NAND gate. 2,
A T-type flip-flop circuit, characterized in that it is connected to a fourth and a sixth NAND gate, respectively.