JPS593524A - Resetting operation controlling system - Google Patents
Resetting operation controlling systemInfo
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- JPS593524A JPS593524A JP57112860A JP11286082A JPS593524A JP S593524 A JPS593524 A JP S593524A JP 57112860 A JP57112860 A JP 57112860A JP 11286082 A JP11286082 A JP 11286082A JP S593524 A JPS593524 A JP S593524A
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- signal
- resetting
- reset signal
- reset
- program
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
０発明の技術分野
本発明はプログラムに従って処理を行なうシステムにお
けるリセット動作制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a reset operation control method in a system that performs processing according to a program.
Ｏ技術の背景
一般に、処理装置（以下ＣＰＵと称す）を用いたプログ
ラム制御方式のシステムにおいては、プログラム・リス
タートのためのリセット信号が用いられる。Background of O Technology Generally, in a program control system using a processing unit (hereinafter referred to as CPU), a reset signal is used to restart the program.
０従来技術と問題点
このリセット信号は、通常第１図に示すようにキーリセ
ット信号作成回路１．電源回路２等の複数の信号発生手
段より発生される。0 Prior Art and Problems This reset signal is normally generated by a key reset signal generation circuit 1.0 as shown in FIG. The signals are generated by a plurality of signal generating means such as the power supply circuit 2.
キーリセット信号作成回路１は、リセットキー３等によ
る操作者の指示によってキーリセット信号を出力する。The key reset signal generation circuit 1 outputs a key reset signal in response to an operator's instruction using the reset key 3 or the like.
まな、電源回路２は、システムの電源投入時のプログラ
ム・リスタート用のリセット信号を出力する。The power supply circuit 2 outputs a reset signal for program restart when the system is powered on.
従来においては、これらのリセット信号をＯＲゲート４
によって装置リセット信号としていた。Conventionally, these reset signals are connected to an OR gate 4.
It was used as a device reset signal.
つまり、これらのリセット信号の内、どちらのリセット
信号によってもＣＰＵはプログラムのりスタート動作を
行なうよう構成されていた。In other words, the CPU is configured to perform a program start operation in response to either of these reset signals.
しかしながら、システムによっては電源投入時のりスタ
ート動作とキーリセット時の動作とを認識して、それぞ
れの場合に応じた処理を行ないたい場合がある。However, depending on the system, it may be desirable to recognize the restart operation at power-on and the operation at key reset, and perform processing in accordance with each case.
この様な場合として、例えば揮発性メモリ（以下ＲＡＭ
と称する）にプログラムをロードする処３１が該当する
。このプログラムは、システムが実行すべき目的プログ
ラムであって、システムの稼動開始時、即ち電源投入時
にのみ行なえば良い処理である。In such a case, for example, volatile memory (hereinafter referred to as RAM)
This corresponds to the section 31 where the program is loaded. This program is a target program to be executed by the system, and is a process that needs to be executed only when the system starts operating, that is, when the power is turned on.
従来では、ＣＰＵによりＲＡＭの内容をチェックして、
その内容が破壊されていた場合に、電源投入時のリセッ
ト動作としてＲＡＭへのプログラムロードを行なってい
た。ここでＲＡＭの内容チェックは、ＲＡＭのデータに
特定のデータ形式環を予め設定しておき、この設定条件
が満たされない時にデータ破壊と判断するものである。Conventionally, the contents of RAM were checked by the CPU,
If the contents have been destroyed, the program is loaded into the RAM as a reset operation when the power is turned on. Here, in checking the contents of the RAM, a specific data format ring is set in advance for the data in the RAM, and when this setting condition is not met, it is determined that the data has been destroyed.
しかしながら、この方法ではＲＡＭの内容が破壊された
か否かの認識のためにＣＰＵ（Ｄ％別の処理（データ形
式設定、データチェックエリア設定等）が必要となる。However, this method requires processing for each CPU (data format setting, data check area setting, etc.) to recognize whether or not the contents of the RAM have been destroyed.
のみならずデータの破壊を完全に認識する事は困難であ
る欠点を有する。即ち電源投入によるＲＡＭのデータ状
態はランダムであり、上記データチェ、り条件を満たす
場合が生じることも当然生じるからである。In addition, it has the disadvantage that it is difficult to completely recognize data destruction. That is, the data state of the RAM when the power is turned on is random, and it is natural that the above-mentioned data check condition may be satisfied.
０発明の目的
本発明の目的は上述した従来の欠点を取除くべく、リセ
ット信号が出力された時のシスデム状態を正しく判別で
き、ひいてはリセット動作の迅速化を計ることが可能と
なるリセット動作制御方式を提供するにある。0Object of the Invention An object of the present invention is to provide a reset operation control that makes it possible to correctly determine the system state when a reset signal is output, thereby speeding up the reset operation, in order to eliminate the above-mentioned conventional drawbacks. There is a method to provide.
０発明の構成
上記目的を達成するため本発明のリセット動作制御方式
は、リセット信号を、出力した信号発生手段を識別する
識別回路を設け、リセット信号発生時、プログラム制御
装置は識別回路の識別結果に応じて実行すべき処理を選
択することを特徴とするものである。0.Structure of the Invention In order to achieve the above object, the reset operation control method of the present invention is provided with an identification circuit that identifies the signal generating means that outputs the reset signal, and when the reset signal is generated, the program control device recognizes the identification result of the identification circuit. The feature is that the process to be executed is selected depending on the situation.
Ｏ発明の実施例
第２図、第３図は本発明の一実施例を示す図、第４図は
実施例動作を説明するフローチャートである。第２図に
おいて第１図と同一部分には同一符号を付しておる。図
中、５はラッチ回路、６はバスドライバである。また第
３図中、７はＣＰＵ。O Embodiment of the invention FIGS. 2 and 3 are diagrams showing an embodiment of the invention, and FIG. 4 is a flowchart explaining the operation of the embodiment. In FIG. 2, the same parts as in FIG. 1 are given the same reference numerals. In the figure, 5 is a latch circuit, and 6 is a bus driver. Also, in Figure 3, 7 is the CPU.
８は不揮発性メモリＲＯＭ、９は揮発性メモリＲＡＭ、
１０は入出力装置、１１け回線制御部。8 is a non-volatile memory ROM, 9 is a volatile memory RAM,
10 is an input/output device, and 11 line control units.
１２は回線である。12 is a line.
第２図に示すように、リセットキー３の操作によるキー
リセット信号、及び電源回路２からの電源オン・リセッ
ト信号は、ゲート４によって第１図と同様に装置リセッ
ト信号として出方される。As shown in FIG. 2, a key reset signal generated by operating the reset key 3 and a power-on reset signal from the power supply circuit 2 are output by the gate 4 as a device reset signal in the same manner as in FIG.
本実施例では、ラッチ回路゛５を設け、装置リセット信
号が上記リセット信号のうちのどちらの信号であるか識
別するものである。即ち、キー・リセット信号をラッチ
回路５の入力端子Ｓに、電源オン・リセット信号をラッ
チ回路５０入力端子Ｒに接続する。これによって、キー
・リセット信号がレベル″１″として出力されると、ラ
ッチ回路５の出力ＶＥもレベル”１″とがる。逆に電源
オン・リセット信号がレベル１１″として出力されると
ラッチ回路５の出力ＭＥはｌ／ベル″０″となる。In this embodiment, a latch circuit 5 is provided to identify which of the above reset signals the device reset signal is. That is, the key reset signal is connected to the input terminal S of the latch circuit 5, and the power-on reset signal is connected to the input terminal R of the latch circuit 50. As a result, when the key reset signal is output as level "1", the output VE of the latch circuit 5 also rises to level "1". Conversely, when the power-on reset signal is output at level 11'', the output ME of the latch circuit 5 becomes l/bell "0".
従って、ラッチ回路５の出力ＶＥのレベルを調べること
により、リセット信号を出力した回路の識別、つまりリ
セット信号の識別を行なうことができる。この識別信号
ＶＥはバスドライバ６を介して第３図に示す共通バス中
のデータ・パスを介してＣＰＵへ接続されている。Therefore, by checking the level of the output VE of the latch circuit 5, it is possible to identify the circuit that outputs the reset signal, that is, identify the reset signal. This identification signal VE is connected to the CPU via a bus driver 6 and a data path in a common bus shown in FIG.
以下第４図を基に、第３図に示すシステムのリセット動
作を説明する。The reset operation of the system shown in FIG. 3 will be explained below based on FIG. 4.
リセットキー３、もしくは電源回路２から出力されたリ
セット信号は、ゲート４を介してＣＰＵ７へ出力される
（図示せず〕。ゲート４からの装置リセット信号によっ
てＣＰＵ７．入出力装置１０゜回線制御部１１等におけ
る内部レジスタ、フリップ７０ツブ等が初期状態にされ
る。従って、ゲート４からの装置リセット信号は、リセ
ットすべきレジスタ等を有する各装置１０．１１へ直接
出力される場合もある。The reset signal output from the reset key 3 or the power supply circuit 2 is output to the CPU 7 via the gate 4 (not shown).The device reset signal from the gate 4 causes the CPU 7, input/output device 10, line control section Internal registers, flips 70, etc. in 10, 11, etc. are initialized.Therefore, the device reset signal from gate 4 may be output directly to each device 10, 11 having a register, etc. to be reset.
さらにＣＰＵ７は、システムの共通パスに接続される各
装置８〜１１０機能チェックを行なう。Further, the CPU 7 performs a function check of each device 8 to 110 connected to the common path of the system.
このような各装置の初期化及び機能チェックはＣＰＵ７
が不揮発性メモリ（以下ＲＯＭと称する）８に格納され
るプログラムに従って実行される。The CPU 7 initializes and checks the functions of each device.
is executed according to a program stored in a non-volatile memory (hereinafter referred to as ROM) 8.
即ちＲＯＭｇ内には、システムの稼動、再始動に必要な
最小限のプログラムが格納されている。That is, the ROMg stores the minimum programs necessary for operating and restarting the system.
装置リセット、チェックが終了後、ＣＰＵ７はＲＯＭ８
内のプログラムに従って、リセット信号の識別結果を読
出す。つまり、ＣＰＵ７からアドレスバスを介して出力
される所定のアドレスＡＤＤにより、パスドライバ６が
出力可能とされる。これにより第２図に示したラッチ回
路５の識別出力ＶＥがデータバス上に出力される。この
パスドライバ６の出力データを読取ることにより、リセ
ット信号の識別が可能とがる。上述した例に従えば、識
別信号ＶＥがレベル″’ｌ”ｆｉらはリセット・キー３
からのキーリセット信号である。After the device reset and check are completed, CPU7 is transferred to ROM8.
Read the reset signal identification result according to the program in the program. That is, the path driver 6 is enabled to output by the predetermined address ADD output from the CPU 7 via the address bus. As a result, the identification output VE of the latch circuit 5 shown in FIG. 2 is output onto the data bus. By reading the output data of the path driver 6, it is possible to identify the reset signal. According to the above example, when the identification signal VE is at the level "'l" fi, the reset key 3
This is the key reset signal from.
もし、識別信号ＶＥがレベル″０″であった場−合、Ｃ
ＰＵ７は電源回路２からの電源オン・リセット信号と判
断し、ＲＡＭ９へのプログラム・ローディング処理を行
なう。即ち、ＣＰＵ７は回線制御部１１及び回線１２を
介してセンター（図示せず）へプログラム・ローディン
グ要求を出力する。この要求によって、センターより送
られてくるプログラム’ｉｉＲＡＭ９の所定領域へ格納
する。If the identification signal VE is at level "0", C
The PU 7 determines that it is a power-on reset signal from the power supply circuit 2, and performs a program loading process to the RAM 9. That is, the CPU 7 outputs a program loading request to the center (not shown) via the line control unit 11 and line 12. In response to this request, the program 'ii sent from the center is stored in a predetermined area of RAM9.
コノプロクラムは所甜目的プログラムでアリ、システム
が実行すべき処理を指示するものである。A cono program is a special purpose program that instructs the system to perform processing.
このローディングが終了すると、以後システムは通常の
処理を行うことになる。When this loading is completed, the system will perform normal processing from then on.
また、識別信号ＶＥがレベル゛′１′（キーリセット信
号の場合）であれば、ＣＰＵ７はプログラム・ローディ
ング処理を省いて通常処理に移る。Further, if the identification signal VE is at level ``1'' (in the case of a key reset signal), the CPU 7 skips the program loading process and proceeds to normal processing.
つｌ）、ＲＡＭ９へのプログラム・ローディングは既に
行なわれているものであり、ＲＡＭ９のプログラムはそ
のｉ！ま使用できる為である。l), the program has already been loaded into RAM9, and the program in RAM9 is the i! Well, it's because it can be used.
このＲＡＭ９へのプログラム・ローディングは、システ
ムによっては数分に及ぶ処理であり、システム稼動率・
処理能率の大きな妨げとなる。従って、ローディング処
理は、システム稼動開始時の他はできるだけ避けるべき
である。Depending on the system, loading the program into the RAM 9 is a process that can take several minutes, and may reduce the system operating rate.
This greatly hinders processing efficiency. Therefore, loading processing should be avoided as much as possible except when the system starts operating.
Ｏ発明の効果
以上詳述したように本発明によれば、リセット信号を出
力した信号発生手段を識別することによって、リセット
動作時での不必要な処理を飛ばし、或いは特別な処理の
実行を付加することができる。Effects of the Invention As detailed above, according to the present invention, by identifying the signal generating means that outputs the reset signal, unnecessary processing at the time of reset operation can be skipped or special processing can be added. can do.
従って、システムのデバッグ、障害検出等の迅速化を図
ることができ、システムの効率的か運用方法の一助とが
るものである。Therefore, it is possible to speed up system debugging, fault detection, etc., and this can help improve the efficiency of system operation.
第１図は従来のリセット信号送出方式を説明する図、第
２図、第３図は本発明の一実施例を示す図、第４図は実
施例の動作を示すフローチャートである。１はキーリセ
ット信号作成回路、２は電源回路、５はラッチ回路、６
はパスドライバ、７はＣＰＵ、１１は回線制御部である
。FIG. 1 is a diagram explaining a conventional reset signal sending system, FIGS. 2 and 3 are diagrams showing an embodiment of the present invention, and FIG. 4 is a flowchart showing the operation of the embodiment. 1 is a key reset signal generation circuit, 2 is a power supply circuit, 5 is a latch circuit, 6
7 is a path driver, 7 is a CPU, and 11 is a line control unit.
Claims (1)
ログラムを実行するプログラム制御装置と、該リセット
信号を発生する複数の信号発生手段とを有するシステム
において、前記リセット信号を出力した信号発生手段を
識別する識別回路を設け、リセット信号発生時、前記プ
ログラム制御装置は、該識別回路の識別結果に応じて、
リセット動作の内実性すべき処理を選択することを特徴
とするリセット動作制御方式。In a system comprising a program control device that executes a predetermined initialization program when a reset signal is input, and a plurality of signal generation means that generate the reset signal, the signal generation means that outputs the reset signal is identified. An identification circuit is provided, and when a reset signal is generated, the program control device performs the following according to the identification result of the identification circuit:
A reset operation control method characterized by selecting a process that should be specific to the reset operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112860A JPS593524A (en) | 1982-06-30 | 1982-06-30 | Resetting operation controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112860A JPS593524A (en) | 1982-06-30 | 1982-06-30 | Resetting operation controlling system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593524A true JPS593524A (en) | 1984-01-10 |
Family
ID=14597338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112860A Pending JPS593524A (en) | 1982-06-30 | 1982-06-30 | Resetting operation controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593524A (en) |
Cited By (8)
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1982
- 1982-06-30 JP JP57112860A patent/JPS593524A/en active Pending
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