JPS5934017B2 - digital phase locked loop - Google Patents

Description

【発明の詳細な説明】 本発明はフェーズ・ロック・ループやコスタス・ループ
等の位相同期ループのディジタル化に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the digitization of phase-locked loops, such as phase-locked loops and Costas loops.

近年のディジタル技術の発展に伴って、従来アナログ回
路で組まれてきた回路もディジタル化されＬＳＩ化を実
現するものもでてきた。With the development of digital technology in recent years, circuits that were conventionally constructed as analog circuits have been digitized and some have been implemented as LSIs.

振幅変調波や位相推移変調波からキャリアを抽出したり
、周波数変調波の復調に使用される位相同期ループも近
年ディジタル化の研究が進められている。In recent years, research has been progressing on the digitization of phase-locked loops, which are used to extract carriers from amplitude-modulated waves and phase-shift modulated waves, and to demodulate frequency-modulated waves.

第１図にディジタル・フェーズ・ロック・ループの構成
を示す。FIG. 1 shows the configuration of a digital phase-locked loop.

入力１０はサンプリングされた系列Ｘ（ｎ）である。Input 10 is the sampled sequence X(n).

出力１９は正弦波をサンプリングした系列ｙ（ｎ）とな
っている。The output 19 is a series y(n) obtained by sampling a sine wave.

掛算回路１１は位相比較器の役目を果すもので、サンプ
リング間隔Ｔとして とすれば、１１の出力１２の系列Ｚ （ｎ）はとなる。The multiplication circuit 11 serves as a phase comparator, and if the sampling interval is T, then the sequence Z (n) of the output 12 of the multiplication circuit 11 is as follows.

ディジタル・ロー・パス・フィルタ１３は上式のキャリ
アの２倍周波数成分の減少させると共に、ループの特性
を決定する。The digital low pass filter 13 reduces the double frequency component of the carrier in the above equation and determines the characteristics of the loop.

このフィルタは例えば のような簡単なものでもよい。This filter is for example It can be something as simple as .

（この時は１４に２Ｗｃの成分が多く混入する）フィル
タの出力Ｗ（ｎ）とする。(At this time, a large amount of the 2Wc component is mixed into 14.) Let the output of the filter be W(n).

加算器１５、位相指定メモリ１６、正弦波発生器１８で
ディジタル■ＣＯを構成している。An adder 15, a phase designation memory 16, and a sine wave generator 18 constitute a digital CO.

正弦波発生器１８は位相指定メモリ１６によって指定さ
れた位相１７に相当する正弦波の振幅値を出力する。The sine wave generator 18 outputs the amplitude value of the sine wave corresponding to the phase 17 designated by the phase designation memory 16.

例えば３６０°の位相を３２等分したとする。For example, assume that a phase of 360° is divided into 32 equal parts.

位相指定メモリが「１５」を指したならば１８の出力は
ｃｏｓ の イ直を出力するようにする。If the phase designation memory points to "15", the output of 18 is made to output the direct value of cos.

１７の位相指定Ｖ （ｎ）は となる。The phase designation V (n) of 17 is becomes.

ＣはＣｖＯの中心周波数を指定し、Ｗ（ｎ−ｉ）はＶＣ
Ｏの制御信号になる。C specifies the center frequency of CvO, W(n-i) is VC
This becomes the control signal for O.

例えば制御信号が常にＯなら、時間Ｔ毎に位相指定がＣ
ずつ増加するので、中心周波数Ｆ。For example, if the control signal is always O, the phase designation is C at every time T.
The center frequency F.

はとなる。Hato becomes.

ＶＣＯ制御電圧Ｗ（ｎ）が正の場合には位相が速く進む
ので、ＶＣＯの発振周波数を高く量ることに相当する。When the VCO control voltage W(n) is positive, the phase advances quickly, which corresponds to increasing the oscillation frequency of the VCO.

Ｗ（ｎ）が負の時にはその逆である。従って（１）式で
θ〉０ならロー・パス・フィルタ１３で直流分−Ｌ ｓ
ｉｎθが強調されるので、ｖＣＯ制御信号が正となり、
ＶＣＯの出力は位相進み方向に制御される。The opposite is true when W(n) is negative. Therefore, in equation (1), if θ>0, the low pass filter 13 removes the DC component -L s
Since inθ is emphasized, the vCO control signal becomes positive,
The output of the VCO is controlled in the phase advance direction.

θく０ならその逆になる。ＤＳＢ波形からキャリア成分
を抽出するループにコスタス・ループがある。If θ is 0, the opposite is true. A Costas loop is a loop that extracts a carrier component from a DSB waveform.

コスタス・ループのブロック図を第２図に示す。A block diagram of the Costas loop is shown in FIG.

入力２０をＤＳＢ波形Ａ （ｔ） ｃ ｏ ｓ （Ｗｃ
ｔ＋θ）とする。Input 20 is converted into DSB waveform A (t) cos (Wc
t+θ).

ＶＣＯ２９の出力３０を５ｉｎ（Ｗｃｔ）とすると位相
比較器２１Ａの出力２２ＡのｅＡ（ｔ）は■ＣＯ出力３
０は９０°移相器３１を通って出力３２として−ｃｏｓ
（Ｗｃｔ）を得る。If the output 30 of the VCO 29 is 5 inches (Wct), eA(t) of the output 22A of the phase comparator 21A is CO output 3
0 passes through a 90° phase shifter 31 as an output 32 -cos
(Wct) is obtained.

位相比較器２１Ｂの出力２２Ｂの （１）は ＬＰＦ２３Ａと２３Ｂはキャリアの２倍の周波数２Ｗｃ
による変調成分をカットするもので、出力２４Ａと２５
ＢのｈＡ（ｔ）とｈ Ｂ （ｔ）は乗積回路２５の出力
ｇ（ｔ）け よってＡ（ｔ）２≧０であるから、ＬＰＦ２７を通せば
ＶＣＯ制御信号２８として５ｉｎ２θ に比例する値を
得られるので、ＶＣＯの出力を入力とロックさせること
ができる。(1) of the output 22B of the phase comparator 21B is that the LPF 23A and 23B have a frequency 2Wc which is twice the carrier.
It cuts the modulation components caused by the outputs 24A and 25A.
Since hA(t) and hB(t) of B are based on the output g(t) of the multiplication circuit 25, A(t)2≧0, if passed through the LPF 27, the VCO control signal 28 becomes a value proportional to 5in2θ. Since this can be obtained, the output of the VCO can be locked with the input.

コスタス・ループはロック位相に１８０°の曖さを持っ
ている。The Costas loop has a 180° ambiguity in locking phase.

このコスタス・ループ□も第１図のフェーズ・ロック・
ループのようにディジタル化可能であることはいうまで
もない。This Costas loop □ is also the phase lock shown in Figure 1.
Needless to say, it can be digitized like a loop.

さて、前記したようなディジタル位相同期ループの出力
はＶＣＯの出力は各サンプリング点における正弦波の値
で、これよりｎ倍の周波数を得たり、１ ／ ｎの周波
数を得るのは難かしい。Now, the output of the digital phase-locked loop as described above is a sine wave value at each sampling point, and it is difficult to obtain a frequency n times higher than this or a frequency 1/n.

本発明はこれらの周波数を直接得られるようにしたもの
である。The present invention allows these frequencies to be obtained directly.

ハードウェア上からいうとｎ二２１の関係であれば非常
につくり易い。From a hardware point of view, it is very easy to create if the relationship is n221.

第３図に入力の２１倍の周波数のサンプル値を出力する
場合のループの構成を示す。FIG. 3 shows the configuration of a loop when outputting a sample value with a frequency 21 times that of the input.

この場合、勿論サンプリング周波ｉ＋１ 数は入力の２ 倍以上の周波数でなければならない。In this case, of course, the sampling frequency i+1 The number must be at least twice the frequency of the input.

第３図の掛算回路４１、ディジタルＬＰＦ４２は第１図
１１．１３と同じ動作である。The multiplication circuit 41 and digital LPF 42 in FIG. 3 operate in the same manner as in FIG. 1, 11.13.

正弦波発生回路５５は第１図１８と同じ構成を持ち、た
だ、ここでは３６０°が１２８等分され、１２８番地の
記憶容量があるとしよう。The sine wave generating circuit 55 has the same configuration as that shown in FIG. 18, except that 360° is divided into 128 equal parts and it has a storage capacity of 128 addresses.

番地指定は従って７ビツトで行なう事ができる。Address designation can therefore be done using 7 bits.

位相指定メモリ４７はここでは７ビツト＋４ビット−１
１ビツトの容量を持つとする。Here, the phase designation memory 47 is 7 bits + 4 bits - 1.
Assume that it has a capacity of 1 bit.

位相指定メモリ４７と加算器４５は二つで累積加算器を
構成する。The phase designation memory 47 and the adder 45 together constitute a cumulative adder.

この累積加算器の１２８になったらＯにもどるような巡
回的な加算になる。When the cumulative adder reaches 128, it returns to O, resulting in cyclic addition.

ゲート５１は正弦波発生回路５５を２回時分割で使用す
るための切りかえゲート回路で、第１の期間には４９の
信号が５２に出る。The gate 51 is a switching gate circuit for using the sine wave generating circuit 55 twice in time division, and 49 signals are outputted to 52 in the first period.

第２の期間には５０の信号が５２に出る。量子化回路５
３は入力５２を７ビツトに量子化する回路で、例えば切
り捨て演算なら上位７ビツトを取ればよい。During the second period, 50 signals are output to 52. Quantization circuit 5
3 is a circuit that quantizes the input 52 into 7 bits; for example, in the case of a truncated operation, the upper 7 bits may be taken.

この７ビツトが５５の番地指定になる。These 7 bits specify 55 addresses.

従って、第１の期間で位相同期ループの動作をすること
になる。Therefore, a phase-locked loop operates in the first period.

ｉビットシフト４８は４９の信号をＬＳＢからＭＳＢの
方向へ１ビツトシフトする回路である。The i-bit shift 48 is a circuit that shifts the signal 49 by one bit in the direction from the LSB to the MSB.

ここでｉは、例えば２にすれば２ｉ＝２”＝４倍の周波
数の出力が得られる。Here, if i is set to 2, for example, an output with a frequency 2i = 2'' = 4 times higher can be obtained.

２ビツトシフトしてオーバーフローしたＭＳＢから上位
２ビツトの情報は捨てられ、９ビツトとなる。The information in the upper 2 bits starting from the MSB that has been shifted by 2 bits and overflowed is discarded, resulting in 9 bits.

第２の期間にこの９ビツトの情報がゲート５１を通して
５２に供給され、量子化回路で下位２ビツトが切り捨て
られ、７ビツトの番地情報５４となり、その位相の正弦
波の値を５６に出力させる。During the second period, this 9-bit information is supplied to 52 through gate 51, and the lower 2 bits are discarded by the quantization circuit, resulting in 7-bit address information 54, which outputs the value of the sine wave of that phase to 56. .

この第２の期間の出力が入力の４倍の周波数のサンプル
値となる。The output of this second period becomes a sample value with a frequency four times that of the input.

この第２の期間の出力は勿論掛算回路４１の入力として
は使用されない。The output of this second period is of course not used as an input to the multiplication circuit 41.

第４図に動作の説明を示す。FIG. 4 shows an explanation of the operation.

ここでサンプリング周波数を１６ ＫＨｚ、入力信号を
１０４６８７５Ｈｚとする。Here, the sampling frequency is 16 KHz and the input signal is 1046875 Hz.

このとき１サンプルに進むべき番地数は平均すると ここでは安定状態になったとして制御信号４３と定数０
“１“゛°百゛′″”°“°１°゛６′！″ｔ、ｓ。At this time, the number of addresses to proceed to one sample is averaged, and here, assuming a stable state, the control signal 43 and the constant 0
“1”゛°10゛′”°”°1°゛6′!”t, s.

位相指定メモリの内容４９は１サンプル毎に８百ずつ増
加して行く。The contents 49 of the phase designation memory increase by 800 for each sample.

第１の期間に番地指定信号５４になるのは信号４９の番
地以下の単位が切り捨てられたものである。The address designation signal 54 in the first period is the signal 49 in which the units below the address are truncated.

ｉビット・シフト回路４８で２ビツトＬＳＢからＭＳＢ
の方ヘシフトするということは信号４９の大きさを４倍
にして信号５０とすることである。2 bits LSB to MSB with i-bit shift circuit 48
Shifting toward the signal 49 means quadrupling the magnitude of the signal 49 to obtain the signal 50.

第２の期間では信号５０の番地以下の単位が切りすてら
れて番地指定信号５４になる。In the second period, the units below the address of the signal 50 are discarded to become the address designation signal 54.

第４図では信号４９，５０．５４は１０進表示されてい
るがＭＳＢより２進表示すると例えばサンプリング時点
１３の時には、信号４９の２進表示（４９）２進は （４９） １０進 で〔４９〕２進 ＝ １１０１１００．１１１０ （４９，）２進の上位７ビツトを取って、第１の期間の
信号５４は 〔５４第１期間〕２進二１１０１１００で〔５４第１期
間〕１０進＝１０８ （４９，）２進をＭＳＢの方へ２ビツトシフトして、オ
ーバー・フロー２ビツトを捨てると （５０）２進＝０１１００１１．１０で〔５０〕１０進 となり、 〔５４第２期間〕２進二０１１００１１で〔５４第２期
間〕１０進＝５１ となる。In Fig. 4, signals 49, 50, and 54 are expressed in decimal notation, but if they are expressed in binary starting from the MSB, for example, at sampling time 13, the binary representation of signal 49 is (49) in decimal. 49] Binary = 1101100.1110 (49,) Taking the upper 7 bits of binary, the first period signal 54 is [54 1st period] binary 2 1101100, [54 1st period] Decimal = 108 (49,) Shifting the binary by 2 bits towards the MSB and discarding the overflow 2 bits, (50) binary = 0110011.10 becomes [50] decimal, [54 2nd period] binary 20110011 [54 second period] Decimal = 51.

以上のように入力は１サンプル期間に位相が２３５５４
６８７５°進むが、第２期間における信号５４の増加分
に相当する位相の進みは平均すると９４２１８７５°と
なり、入力の４倍の周波数を持つ正弦波のサンプル値が
、第２期間に出力５６より得られる。As mentioned above, the input has a phase of 23554 in one sample period.
However, the phase advance corresponding to the increase in the signal 54 in the second period is 9421875° on average, and the sample value of the sine wave having a frequency four times that of the input is obtained from the output 56 in the second period. It will be done.

次に１ ／ ｎの周波数を得る場合を説明しよう。Next, let us explain the case of obtaining a frequency of 1/n.

この場合も第３図と同じブロック図で説明できる。This case can also be explained using the same block diagram as FIG. 3.

但し、位相指定メモリ及びｉビット・シフトの内容は異
なる。However, the contents of the phase designation memory and i-bit shift are different.

正弦波発生回路５５はｎ倍周波数を得る場合と同様に３
６０°を１２８等分しているものとする。The sine wave generating circuit 55 has three
Assume that 60° is divided into 128 equal parts.

ここで入力の１／４倍の周波数を得る場合を考えて見よ
う。Let's consider the case where we obtain a frequency that is 1/4 times the input frequency.

位相指定メモリ４９は番地指定のための７ビツトの他に
、ＭＳＢの更に上位に２ビツトのメモリを持っていなけ
ればならない。In addition to the 7 bits for address designation, the phase designation memory 49 must also have 2 bits above the MSB.

番地以下の位にはメモリを持っていてもよい。この例で
は番地以下に２ビツトのメモリを持っているとする。It may have memory in the digits below the address. In this example, it is assumed that there is 2 bits of memory below the address.

４７は計１１ビットになる。加算器４５による加算は１
２８Ｘ４＝５１２に加算結果がなったら０に戻る巡回的
な加算とする。47 is a total of 11 bits. Addition by adder 45 is 1
When the addition result becomes 28X4=512, the addition returns to 0, which is a cyclic addition.

これは位相指定メモリのオーバーフローを捨てればよい
ので加算器４５に特別な操作は要らない。This does not require any special operation on the adder 45 since it is sufficient to discard the overflow of the phase designation memory.

さて、ゲート５１は第１の期間に４９の・情報を５２に
出すが、この時、上位２ビツトの出力を禁止する。Now, the gate 51 outputs 49 pieces of information to 52 during the first period, but at this time, output of the upper two bits is prohibited.

量子化回路５３は下位２ビツトを切り捨てて番地信号５
４とも、その位相に相応した正弦波の出力５６を出し、
これが掛算回路４１で入力４０と掛けられる。The quantization circuit 53 discards the lower two bits and generates the address signal 5.
4 outputs a sine wave output 56 corresponding to its phase,
This is multiplied by the input 40 in the multiplication circuit 41.

従って第１の期間で位相同期ループが働く。Therefore, a phase-locked loop operates in the first period.

ｉビット・シフト４８は２ビツトＭＳＢからＬＳＢの方
ヘシフトする。The i-bit shift 48 shifts the two bits from the MSB to the LSB.

このシフト結果は第２の期間にゲートを通って５２とな
り、量子化回路によって下位４ビツトが捨てられ、７ビ
ツトの番地信号５４となり、その位相に相対した正弦波
の出力５６を出す。The result of this shift passes through the gate during the second period to become 52, and the lower 4 bits are discarded by the quantization circuit, resulting in a 7-bit address signal 54, which produces an output 56 of a sine wave relative to its phase.

これが入力の１／４倍の周波数出力となる。This becomes an output with a frequency 1/4 times that of the input.

この第２の期間には掛算回路４１は働らかず、位相同期
ループの働きはしない。During this second period, the multiplication circuit 41 does not work, and the phase locked loop does not work.

第５図にこの時の動作状態を示す。FIG. 5 shows the operating state at this time.

入力周波数をこの時４１８７．５ Ｈｚとする。The input frequency at this time is 4187.5 Hz.

この時、１サンプルに進むべき番地数は平均すると、 前例と同じく、ここでも安定状態になって制御信号４３
と定数Ｃの和が常に３３百になっているものとする。At this time, on average, the number of addresses to go to for one sample is stable, and the control signal 43
Assume that the sum of C and constant C is always 3300.

ｉビット・シフト回路４８で２ビツトＭＳＢからＬＳＨ
の方ヘシフトするということは信号４９の大きさを１／
４倍して信号５０とするということである。2 bits MSB to LSH with i-bit shift circuit 48
Shifting the signal 49 toward 1/
This means that the signal is multiplied by 4 to obtain a signal of 50.

信号４９は５１２までカウントできるが、ゲート５１に
よって上位２ビツトが捨てられるので、信号５４はすべ
て、１２８未満の値になる。Signal 49 can count up to 512, but the two most significant bits are discarded by gate 51, so that all signals 54 have values less than 128.

サンプリング時点１３の時の２進表示を考えて見ると、
信号４９の２進表示〔４９〕２進は １０進二４３５ で（４９，１２進 ＝１１０１１００１１．１０ 上位２ビツト、下位２ビツトを捨てると 〔５４第１期間〕２進＝０１１００１１で〔５４第１期
間〕１０進＝５１ 〔４９〕２をＬＳＢの方へ２ビツト・シフトすると （５０）２進二１１０１１００．１１１０で〔５０〕１
０進二１０８ 下位４ビツトを切りすてて 〔５４第２期間〕２進＝１１０１１００で〔５４第２期
間〕１０進＝１０８ となる。Considering the binary display at sampling point 13,
Binary representation of signal 49 [49] Binary is decimal 2435 (49, decimal = 110110011.10 If the upper 2 bits and lower 2 bits are discarded [54 1st period] binary = 0110011 [54th 1 period] Decimal = 51 [49] Shifting 2 by 2 bits towards the LSB (50) binary 2 1101100.1110 becomes [50] 1
0 base 2 108 By cutting off the lower 4 bits, [54 second period] binary = 1101100 becomes [54 second period] decimal = 108.

以、第５図のように第２期間の位相の進みは平均して、
入力の１／４となるため、入力の１／４の周波数を正弦
波のサンプル値が、第２期間に出力５６より得られる。Hence, as shown in Figure 5, the phase advance in the second period is, on average,
Since the frequency is 1/4 of the input, a sample value of a sine wave having a frequency of 1/4 of the input is obtained from the output 56 during the second period.

以上のようにすれば入力周波数の２１倍の周波数又は 倍の周波数の出力を得る方法を述 べた。If you do the above, the frequency is 21 times the input frequency or Describe how to obtain an output with twice the frequency. Beta.

倍及び 倍を任意に制御によっ て出力できるようにするには次のようにすればよい。double and By arbitrarily controlling the To be able to output it, do the following:

第６図にループの一部を示す。FIG. 6 shows part of the loop.

ここには掛算回路、ディジタルＬＰＦ、正弦波発生回路
は示されていない。A multiplication circuit, digital LPF, and sine wave generation circuit are not shown here.

６０は第３図の制御信号４３と定数０４４の加算された
もので、ＬＳＢより入力されるとする。60 is the sum of the control signal 43 in FIG. 3 and the constant 044, and it is assumed that it is input from the LSB.

６１は全加算回路でＳは和、Ｃ１はキャリイを表わす。61 is a full adder circuit, S represents a sum, and C1 represents a carry.

６３は桁上げのための１ビツト遅延回路である。63 is a 1-bit delay circuit for carry.

６５は１２ビツト・シフト・レジスタである。65 is a 12-bit shift register.

加算器６１は信号６０と信号６６とを加算し、信号６２
として再び６５に記載する。Adder 61 adds signal 60 and signal 66, and adds signal 62
65.

この加算は期間３（Ｄ３）に行なわれるとする。It is assumed that this addition is performed in period 3 (D3).

１２ビツトの内容は番地を表わす７ビツト、その上位に
１ビツト、その下位に４ビツトとする。The contents of the 12 bits are 7 bits representing the address, 1 bit above it, and 4 bits below it.

加算でオーバー・フローしたビットはそのまま捨てられ
る。Bits that overflow during addition are simply discarded.

つまり、２５６から再びＯに戻ることになる。In other words, it returns to O again from 256.

６３は１度の加算が終了するとリセットされる。63 is reset when one addition is completed.

この例では４倍、２倍、１倍、１／２倍の出力が得られ
るようにしている。In this example, outputs of 4 times, 2 times, 1 times, and 1/2 times are obtained.

６７はＡＩ、Ａ２の信号によってＭ（−１）〜Ｍ（２）
までのどれかの信号を出力するようになる。67 is M(-1) to M(2) depending on AI and A2 signals.
It will now output any of the signals up to.

例えばＭ（−１）−Ａｌ−Ａ２ 、Ｍ（０）＝Ａ１−Ａ
２ 、Ｍ（１）＝Ａｌ−Ａ２゜Ｍ（２）＝ Ａ １・Ａ
２のようにすればよい。For example, M(-1)-Al-A2, M(0)=A1-A
2, M(1) = Al-A2゜M(2) = A 1・A
You can do as in 2.

Ｍ（−１）は１／２倍、Ｍ（０）は１倍、Ｍ（１）は２
倍、Ｍ（２）は４倍の周波数を得たい場合に前記したＡ
１とＡ２の信号を入力すれば出力される。M(-1) is 1/2 times, M(0) is 1 times, M(1) is 2 times
times, M(2) is the above-mentioned A when you want to obtain 4 times the frequency.
If the signals 1 and A2 are input, they will be output.

６８はゲート群である。68 is a gate group.

出力Ａα１〜Ａα７は第３図の正弦波発生回路５５に行
く番地信号５４に相当する。The outputs Aα1 to Aα7 correspond to the address signal 54 going to the sine wave generating circuit 55 in FIG.

６８はゲート群である。68 is a gate group.

ｉビット図の番地信号の論理式％式％ 各ビットの論理回路は第７図のようになる。Logical formula % formula % of address signal of i bit diagram The logic circuit for each bit is as shown in FIG.

Ｄｌは期間１に出力される信号、Ｄ２は期間２に出力さ
れる信号である。Dl is a signal output during period 1, and D2 is a signal output during period 2.

従って期間１には番地信号としてＱ２〜Ｑ８まで出力さ
れる。Therefore, in period 1, signals Q2 to Q8 are output as address signals.

期間２には、Ｍ（−１）が出力されている時（１／２倍
周波数を要求）にはＱｌ〜Ｑ７ 、 Ｍ（０）が出力さ
れている時（１倍周波数を要求）にはＱ２〜Ｑ８ 、
Ｍ （ｉ）が出力されている時（２倍周波数を要求）に
はＱ３〜Ｑ９ ｙＭ（２）が出力されている時（４倍周
波数を要求）にはＱ４〜ＱＩＯが出力される。In period 2, when M(-1) is output (requires 1/2 frequency), Ql to Q7, and when M(0) is output (requires 1x frequency), Q2~Q8,
When M (i) is being output (double frequency is required), Q3 to Q9 are output; when yM(2) is being output (requiring quadruple frequency), Q4 to QIO are output.

以上の様にゲートヲ制御すれば、第３図のようにシフト
と同じ効果を持たせることができる。By controlling the gate as described above, it is possible to have the same effect as the shift as shown in FIG. 3.

正弦波発生回路の位相の番地数ｍが２でない場合及びｎ
倍及び１ ／ ｎ倍（ｎ≠２１）の周波数を得たい場合
には、回路は複雑になる。When the number of phase addresses m of the sine wave generation circuit is not 2 and n
If we want to obtain a frequency that is double and 1/n times (n≠21), the circuit becomes complex.

ｎ倍の周波数を得たい時にはまず加算器４５は和がｍに
なったら再びＯに戻る巡回的加算を行なう。When it is desired to obtain an n-fold frequency, the adder 45 first performs cyclic addition which returns to O when the sum reaches m.

つまり、結果として信号４９がｍｏｄｍの値を取るよう
にならしめる。That is, as a result, the signal 49 is made to take the value modm.

具体的にはｍで割ってその余りを信号とすればよい。Specifically, it is sufficient to divide by m and use the remainder as a signal.

この操作は位相指定メモリ４９の所でやってもよい。This operation may be performed in the phase designation memory 49.

この操作は例えば第８図の様な回路で実現できる。This operation can be realized, for example, by a circuit as shown in FIG.

まず７０は第３図４６と同じものである。First, 70 is the same as 46 in FIG.

まず７０よりゲート７１を通して位相指定メモリ７２に
入力される。First, the signal is input from 70 through gate 71 to phase designation memory 72 .

メモリの内容ｐｏは比較回路７４によってｍと比較され
、２８２ｍなら減算命令７５を出力し、減算回路を働ら
かせＰｌ”Ｐｏ ｍを７７に出力してゲ゛−トを通して
再びＰｏを７２に記憶すイｔばよい。The memory content po is compared with m by a comparator circuit 74, and if it is 282m, a subtraction instruction 75 is output, the subtraction circuit is operated, Pl"Po m is output to 77, and Po is stored in 72 again through the gate. It's okay.

Ｐ□＜ｍなら減算せずにそのま′＞ＰにＰ。If P□<m, do not subtract and just change P to '>P.

を７２に記憶すればよい。should be stored in 72.

これを繰り返し演算すればｍｏｄｍの結果が得られる。By repeating this calculation, the result of modm can be obtained.

但し、位相指定メモリの所では１回の演算でよい。However, only one operation is required in the phase designation memory.

次に第３図ｉビット・シフト回路４８の代りにｎ倍の掛
算を行ない、前記したと同様のｍｏｄｍの演算をして出
力５０として出せば、期間２に出力５６より入力のｎ倍
の周波数が得られる。Next, in place of the i-bit shift circuit 48 in FIG. 3, multiplication by n times is performed, and the same mod m calculation as described above is performed to output the output 50. is obtained.

この部分のブロック図は第９図のようになる。A block diagram of this part is shown in FIG.

８６は第３図の４６に相当する８４は４９に、８７は５
０に相当する。86 corresponds to 46 in Figure 3, 84 corresponds to 49, 87 corresponds to 5
Corresponds to 0.

位相指定メモリ８２とｍｏｄｍ演算８３は第８図の様に
一体化されているかも知れない。The phase designation memory 82 and modm operation 83 may be integrated as shown in FIG.

８５はｎ倍する回路である。85 is a circuit that multiplies by n.

次に１ ／ ｎ倍の周波数を得る場合を述べる。Next, we will discuss the case of obtaining a frequency 1/n times higher.

第１０図は第９図と同じ部分を示す図である。FIG. 10 is a diagram showing the same part as FIG. 9.

９１は第３図４６に相当し、９４は第３図４９の加算器
４９へ出力に相当する９６は第３図４９のゲート５１へ
の出力に相当する。91 corresponds to 46 in FIG. 3, 94 corresponds to the output to adder 49 in FIG. 3, and 96 corresponds to the output to gate 51 in FIG. 3, 49.

９８は５０に相当する。98 corresponds to 50.

位相指定メモ’） ９２ｃ！＝ｍｏｄ ｍ−ｎ演算９３
は第８図のように一体化されていてもかまわない。Phase specification memo') 92c! =mod m-n operation 93
may be integrated as shown in FIG.

９４はｍｏｄｍ−ｎ演算により０≦信号〔９４〕＜ｍ
’ ｎの範囲にある。94 is 0≦signal[94]<m by modm-n operation
' is in the n range.

ｍｏｄｍ演算９５で更に９６は０≦信号（９６）＜ｍの
範囲になるようにされる。In the modm operation 95, the signal 96 is further set in the range of 0≦signal (96)<m.

この信号は第１の期間において位相同期のために使用さ
れる。This signal is used for phase synchronization in the first period.

９４は更に９７で１ ／ ｎにされ、９８となる。94 is further converted to 1/n by 97, resulting in 98.

信号９８はＯ≦倍信号９８〕くｍの範囲にあるので、こ
のままでよい。Since the signal 98 is in the range O≦multiple signal 98]m, it can be left as is.

この信号は第２の期間において正弦波発生回路５５を働
かせ位相同期周波数の１ ／ ｎの周波数を５６に出力
する。This signal causes the sine wave generating circuit 55 to operate in the second period, and outputs a frequency of 1/n of the phase locking frequency to the sine wave generating circuit 56.

以上の様にすれば入力のｎ倍又は１ ／ ｎの周波数が
得られる。By doing the above, a frequency that is n times the input or 1/n can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は一般的なディジタル・フェーズ・ロック・ルー
プの回路構成例、第２図はコスタス・ループの回路構成
例、第３図は本発明の一実施例、第４図及び第５図は第
３図を説明するための各部の動作値を示す図、第６図は
本発明の他の実施例における回路構成例の一部、第７図
は第６図の一部回路の詳細図、第８図、第９図、第１０
図は本発明の他の実施例における回路構成例の一例であ
る。 ４１・・・・・・掛算回路、４２・・・・・・ディジタ
ルＬＰＦ、４５・・・・・・加算器、４７，７２，８２
．９２・・・・・・位相指定メモリ、４８・・・・・・
ｉビットシフト回路、５３・・・・・・量子化回路、５
５・・・・・・正弦波発生回路。Figure 1 shows an example of the circuit configuration of a general digital phase-locked loop, Figure 2 shows an example of the circuit configuration of a Costas loop, Figure 3 shows an example of the present invention, and Figures 4 and 5 show an example of the circuit configuration of a Costas loop. FIG. 3 is a diagram showing the operating values of each part to explain FIG. 6, FIG. 6 is a part of a circuit configuration example in another embodiment of the present invention, FIG. 7 is a detailed diagram of a part of the circuit in FIG. 6, Figure 8, Figure 9, Figure 10
The figure is an example of a circuit configuration in another embodiment of the present invention. 41... Multiplication circuit, 42... Digital LPF, 45... Adder, 47, 72, 82
．． 92... Phase designation memory, 48...
i bit shift circuit, 53...quantization circuit, 5
5...Sine wave generation circuit.

Claims (1)

【特許請求の範囲】 １ 位相指定信号を演算して３６００をｍ等分した内の
ある位相を指定する番地信号とする回路と、その指定さ
れた位相の正弦波の値を出力する回路と、該出力と外部
入力とを掛算する回路と、該掛算回路の出力を演算して
、前記位相指定信号を制御するようなディジタル位相同
期ループにおいて、位相指定信号がｍｏｄｍの値をとる
ようにならしめ（ｍで割った余りをその値とする）、位
相指定信号をｎ倍する回路を持ち、第１の期間には位相
指定信号を量子化して前記番地信号としてループを閉じ
て位相同期動作を行ない、第２の期間にはｎ倍回路の出
力をｍｏｄｍ演算して量子化して番地信号としてそれに
相当する正弦波の値を出力することにより、ループの同
期周波数のｎ倍の周波数を得ることを特徴とするディジ
タル位相同期ループ。 ２ 位相指定信号を演算して、３６０°をｍ等分した内
のある位相を指定する番地信号とする回路と、その指定
された位相の正弦波の値を出力する回路と、該出力と外
部入力とを掛算する回路と、該掛算回路の出力を演算し
て前記位相指定信号を制御するようなディジタル位相同
期ループにおいて位相指定信号がｍｏｄ（ｍ−ｎ）の値
を取るようにならしめ位相指定信号を１ ／ ｎ倍する
回路を持ち、第１の期間には、位相指定信号をｍｏｄ
ｍ演算し、量子化して前記番地信号としてループを閉じ
て位相同期動作を行ない、第２の期間には１ ／ ｎ倍
回路の出力を量子化して番地信号として、それに相当す
る正弦波の値を出力することにより、ループの同期周波
数の１ ／ ｎ倍の周波数を得ることを特徴とするディ
ジタル位相同期ループ。 ３ 位相指定信号を演算して、３６０°をｍ等分した内
のある位相を指定する番地信号とする回路と、その指定
された位相の正弦波の値を出力する回路と、該出力と外
部入力とを掛算する回路と、該掛算回路の出力を演算し
て前記位相指定信号を制御するようなディジタル位相同
期ループにおいてｍ＝２Ｌ（Ｌは正の整数）の関係にあ
る時、位相指定信号を記憶するＸビットのレジスタを持
ち、記憶する際Ｘビットにオーバー・フローする位相指
定信号のオーバー・フロー・ビットは捨てるようにして
、第１の期間にはＸビット内の一定の連続したＬビット
を取り出すことにより、番地信号としてループを閉じて
位相同期動作を行ない、第２の期間には前記第１の期間
に取り出したＬビットからＭＳＢ（又はＬＳＢ）側にｉ
ビットだけシフトされたＬビットを取り出し１番地信号
として、それに相当する正弦波の値を出力することによ
り、ループの同期周波数の２１倍（又は１／２１倍）の
周波数を得ることを特徴とするディジタル位相同期ルー
プ。[Scope of Claims] 1. A circuit that calculates a phase designation signal and uses it as an address signal that designates a certain phase of 3600 divided into m equal parts, and a circuit that outputs the value of a sine wave of the designated phase; A circuit for multiplying the output by an external input, and a digital phase-locked loop for controlling the phase designation signal by calculating the output of the multiplication circuit, so that the phase designation signal takes a value modm. (The value is the remainder when divided by m), has a circuit that multiplies the phase designation signal by n, and in the first period, quantizes the phase designation signal and uses it as the address signal to close the loop and perform phase synchronization operation. , during the second period, the output of the n-times circuit is modulated and quantized, and the corresponding sine wave value is output as an address signal, thereby obtaining a frequency n times the synchronization frequency of the loop. A digital phase-locked loop. 2. A circuit that calculates a phase designation signal and uses it as an address signal that designates a certain phase within m equal parts of 360°, a circuit that outputs the value of the sine wave of the designated phase, and a circuit that outputs the value of the sine wave of the designated phase, and In a digital phase-locked loop that controls the phase designation signal by calculating the output of the multiplication circuit and the input, the phase designation signal is adjusted to take the value mod(m-n). It has a circuit that multiplies the designated signal by 1/n, and in the first period modifies the phase designated signal.
m operation, quantize it and use it as the address signal to close the loop and perform phase synchronization operation, and in the second period, quantize the output of the 1/n times circuit and use it as the address signal to obtain the corresponding sine wave value. A digital phase-locked loop characterized by outputting a frequency 1/n times the synchronization frequency of the loop. 3. A circuit that calculates a phase designation signal and uses it as an address signal that designates a certain phase within m equal parts of 360°, a circuit that outputs the value of the sine wave of the designated phase, and a circuit that outputs the value of the sine wave of the designated phase, and When there is a relationship of m=2L (L is a positive integer) in a digital phase-locked loop that controls the phase designation signal by calculating the output of the multiplication circuit and the input, the phase designation signal The overflow bit of the phase designation signal that overflows to the X bit during storage is discarded, and in the first period, a certain continuous By taking out the bit, the loop is closed as an address signal and a phase synchronization operation is performed, and in the second period, i is transferred from the L bit taken out in the first period to the MSB (or LSB) side.
It is characterized by obtaining a frequency that is 21 times (or 1/21 times) the synchronization frequency of the loop by taking out the L bit that has been shifted by a bit and using it as the 1 address signal and outputting the corresponding sine wave value. Digital phase-locked loop.