JPS5931903B2 - phase modulation communication device - Google Patents

Description

【発明の詳細な説明】 本発明は最近主として衛星通信の分野で使用されるＳＣ
ＰＣ／ＰＳＫ通信装置用のチャンネル・ユニットに関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to SCs mainly used in the field of satellite communication.
The present invention relates to a channel unit for a PC/PSK communication device.

ＳＣＰＣとはＳｉｎｇｌｅＣｈａｎｎｅｌＰｅｒＣａｒ
ｒｉｅｒの頭文字を取つた略称であり音声信号等の１チ
ャンネルに対して１つの搬送波を割り当て、これらの搬
送波の周波数をチャンネル毎に変えて割り当てることに
より周波数分割多重の形で通信を行なう通信方式である
。What is SCPC?SingleChannelPerCar
It is an abbreviation that takes the initials of rier, and is a communication method in which one carrier wave is assigned to one channel of audio signals, etc., and communication is performed in the form of frequency division multiplexing by changing the frequency of these carrier waves and assigning them to each channel. It is.

またＰＳＫとはＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇの略
で、ディジタル信号の伝送に最も効果的な変調方式とし
て広く使用される位相変調方式である。ＳＣＰＣ／ＰＳ
Ｋ通信方式はＳＣＰＣ方式でかつＰＳＫ方式を採る通信
方式で、国際間通信用として実用化される一方、地域内
、国内の衛星通信の少容量トラフィックの伝送用として
注目を浴びている。Further, PSK is an abbreviation for Phase Shift Keying, and is a phase modulation method that is widely used as the most effective modulation method for transmitting digital signals. SCPC/PS
The K communication system is a communication system that uses the SCPC system and the PSK system, and while it has been put into practical use for international communications, it is also attracting attention for its use in transmitting small-capacity traffic for regional and domestic satellite communications.

この通信方式は音声等のチャンネル単位で搬送波周波数
、看信局の選定等が自由にできるので、非常に融通性に
富んだ方式であるがチャンネル毎に独立したチャンネル
・ユニットを必要とするため比較的高価になることが欠
点である。ここで、チャンネル・ユニットとは音声入出
力に対しＰＣＭ符号化、復号化と変復調を行ないＩＦ信
号と接続する装置のチャンネル対応部分である。ＳＣＰ
Ｃ／ＰＳＫ通信方式の装置は上記のチャンネル・ユニッ
トと共通部分とから構成されるが、一つの装置に含まれ
るチャンネル・ユニットは共通部分に比べて著しく数が
多くなるので装置価格はチャンネル・ユニットが支配的
となり、これを低廉化することが必要である。本発明は
ＳＣＰＣ／ＰＳＫ通信方式に使用される装置の廉価化の
ために、そのチャンネル・ユニットを廉価化することを
目的とする。This communication method is very flexible as it allows you to freely select the carrier frequency and the monitoring station for each channel, such as audio, but it requires an independent channel unit for each channel, so it is difficult to compare. The disadvantage is that it is expensive. Here, the channel unit is a channel-corresponding part of a device that performs PCM encoding, decoding, and modulation/demodulation for audio input/output and connects to an IF signal. SCP
Devices using the C/PSK communication system consist of the above-mentioned channel units and common parts, but since the number of channel units included in one device is significantly larger than the common parts, the equipment price is based on the channel unit. has become dominant, and it is necessary to make it cheaper. An object of the present invention is to reduce the cost of a channel unit in order to reduce the cost of equipment used in the SCPC/PSK communication system.

以下、ＰＣＭ符号器および復号器を含む音声信号伝送用
のチヤンネル・ユニツトを例にとり、図面を用いて詳し
く説明する。Hereinafter, a channel unit for audio signal transmission including a PCM encoder and a decoder will be explained in detail with reference to the drawings.

もちろん、本発明は音声信号伝送用以外にも実施するこ
とができる。第１図は従来例のＳＣＰＣ／ＰＳＫ装置の
チヤンネル・ユニツトの構成図である。図において音声
入力１０は音声信号入力回路１００に入力され、レベル
調整およびフイルタによる整形を受けたアナログ信号２
０となつて、ＰＣＭ符号器２００に加えられてＰＣＭ信
号３０に変換される。Of course, the present invention can be implemented for purposes other than audio signal transmission. FIG. 1 is a block diagram of a channel unit of a conventional SCPC/PSK device. In the figure, an audio input 10 is input to an audio signal input circuit 100, and an analog signal 2 is level-adjusted and shaped by a filter.
0 and is added to the PCM encoder 200 and converted into a PCM signal 30.

このＰＣＭ信号３０はデイジタル信号で、送信論理回路
３００に加えられる。ここで音声信号検出器によるチエ
ツク、同期信号の挿入、伝送速度の変換などの操作を受
けた後、ＰＳＫ変調器４００に加えられ、周波数信号発
生器６００から供給された周波数信号により変調さへ割
り当てられた搬送周波数を持つＩＦ出力４０となる。同
様の各チヤンネル・ユニツトからのＩＦ出力はトランス
・ハイブリツドを主体とする合成回路５００により１つ
のスペクトルにまとめられ、ＩＦ出力５０となり更に装
置の共通部分で増幅、フイルタリング等を受けた後アツ
プ・コンバータに供給される。一方、受信側ではダウン
・コンバータからの信号は共通部を通つたあとＩＦ入力
５５として上述の合成回路５００と同様の構成を持つ分
配回路５５０に加えられ、チヤンネル・ユニツトの数に
信号が分岐される。分岐された信号の１個４５はチヤン
ネル・ユニツトへのＩＦ入力となり、ＰＳＫ復調器４５
０により復調されてデイジタル信号に戻り、受信論理回
路３５０によりＰＣＭのワード（語）同期、伝送速度変
換等が行なわれ、ＰＣＭ信号６０としてＰＣＭ復号器２
５０に加えらへＤ／Ａ変換後アナログ信号７０となり音
声信号出力回路１５０により、レベル調整およびフイル
タによる整形を受けて音声出力１５となる。第１図の送
信側は、周波数信号発生器６００から作られる幾つかの
周波数信号８０により駆動される。This PCM signal 30 is a digital signal and is applied to a transmit logic circuit 300. After undergoing operations such as checking by the audio signal detector, inserting a synchronization signal, and converting the transmission rate, the signal is added to the PSK modulator 400 and assigned to be modulated by the frequency signal supplied from the frequency signal generator 600. This results in an IF output 40 having a carrier frequency. The IF outputs from each similar channel unit are combined into one spectrum by a transformer-hybrid-based synthesis circuit 500, which becomes the IF output 50. After being subjected to amplification, filtering, etc. in a common part of the device, it is Supplied to the converter. On the other hand, on the receiving side, the signal from the down converter passes through the common section and is applied as an IF input 55 to a distribution circuit 550 having the same configuration as the above-mentioned combining circuit 500, where the signal is branched into the number of channel units. Ru. One of the branched signals 45 becomes the IF input to the channel unit and is used as the PSK demodulator 45.
0 and returns to a digital signal, PCM word synchronization, transmission rate conversion, etc. are performed by the receiving logic circuit 350, and the PCM decoder 2 receives the PCM signal 60 as a PCM signal 60.
In addition to the signal 50, the analog signal 70 after D/A conversion is subjected to level adjustment and shaping by a filter by the audio signal output circuit 150, and becomes the audio output 15. The transmitting side of FIG. 1 is driven by several frequency signals 80 produced from a frequency signal generator 600.

受信側は相手局から送られてきた信号中に含まれるクロ
ツク情報を抽出して得られた周波数信号９０により駆動
される。第２図はチヤンネル・ユニツト内の各部の波形
の相互関係図である。The receiving side is driven by a frequency signal 90 obtained by extracting clock information contained in the signal sent from the other station. FIG. 2 is a diagram showing the interrelationship of waveforms at various parts within the channel unit.

第２図Ａは音声入力を示す。一般に電話を用いた会話で
は、平均して通話時間の半分は相手の話を聞いているの
で自分側からの送信は行なわれず、また自分が話してい
るときも息継ぎ、その他で信号が中断することがあるた
め、実際に信号を伝送するに必要な時間は統計的に全体
の４０７０以下である。衛星回線では衛星の電力の有効
利用のため、この音声信号の特徴を用いて真に信号の伝
送を必要とする時間のみ、搬送波を送出するスタート・
ストツプ方式が用いられるが、このための送信論理回路
内に音声信号検出器が設けら粍これが音声信号の有無を
識別している。第２図Ｂはこの音声信号検出器の出力を
示す。一般に音声信号の立上り部分では、検出信号が遅
れて発生し、音声信号が消滅した後にハング・オーバー
タイムが特に設けられている。第２図Ｃは送信論理回路
で作られるデータフオーマツトを示す。FIG. 2A shows voice input. In general, when talking over the phone, on average you spend half of the time listening to what the other person is saying, so there is no transmission from your side, and even when you are talking, the signal may be interrupted due to breathing or other reasons. Therefore, the time required to actually transmit the signal is statistically less than 4070 times in total. In order to make effective use of the satellite's power, the satellite line utilizes the characteristics of this audio signal to transmit carrier waves only during the times when signal transmission is truly required.
A stop method is used, for which a voice signal detector is provided in the transmit logic circuit to identify the presence or absence of a voice signal. FIG. 2B shows the output of this audio signal detector. Generally, during the rising edge of the audio signal, the detection signal is generated with a delay, and a hang over time is specifically provided after the audio signal disappears. FIG. 2C shows the data format created by the transmit logic.

音声信号検出器の出力と同時に、昂で示す前置信号（Ｐ
ｒｅａｍｂｌｅＷＯｒｄ）と呼ばれる特別なパターン信
号を発生する。このパターン信号は信号を受信したＰＳ
Ｋ復号器が、データの復調に先立つて搬送波とクロツク
情報を抽出する必要があることから、送信信号の先端に
付加されるものである。このＰＷのあと同期信号Ｓと音
声信号をＰＣＭ化したデータＤが交互に続く。同期信号
ＳはＰＣＭのワード同期の抽出、ＰＳＫ復調器における
クロツク抽出機能の補佐および復調時の信号の位相不確
定性の除去等に使用される。音声信号は音声信号検出器
の検出遅れおよび前置信号の挿入のため、実際の送信ま
でに短い時間が経過することになるが、この結果話頭切
断による伝送品質の劣化を生じる。これを防ぐために、
送信論理回路内に遅延回路が設けられている。またデー
タＤの中に同期信号Ｓが挿入されるため伝送速度の変換
が必要である。現在広く用いられている方式はＰＣＭ符
号器における標本化周波数８ＫＨｚとし、各標本を７ビ
ツトに符号化することによりＰＣＭ符号器出力には、８
ＫＨｚＸ７＝５６ｋｂ／８ のデイジタル信号が得られる。Simultaneously with the output of the audio signal detector, a pre-signal (P
A special pattern signal called rambleWOrd) is generated. This pattern signal is used by the PS that received the signal.
Since the K decoder needs to extract the carrier wave and clock information prior to demodulating the data, it is added to the beginning of the transmitted signal. This PW is followed alternately by a synchronizing signal S and data D obtained by converting the audio signal into PCM. The synchronization signal S is used for extracting PCM word synchronization, assisting the clock extraction function in the PSK demodulator, and removing phase uncertainty of the signal during demodulation. Due to the detection delay of the audio signal detector and the insertion of the prefix signal, a short time elapses before the audio signal is actually transmitted, but this results in deterioration of transmission quality due to cutting at the beginning of the speech. To prevent this,
A delay circuit is provided within the transmit logic circuit. Furthermore, since the synchronization signal S is inserted into the data D, the transmission speed must be converted. The currently widely used method uses a sampling frequency of 8KHz in the PCM encoder, and by encoding each sample into 7 bits, the PCM encoder output has 8KHz.
A digital signal of KHzX7=56kb/8 is obtained.

送信論理回路ではこれに冗長ビツトを加え、６４ｋｂ／
Ｓに変換している。第１図において音声信号が消滅した
あとのハング・オーバータイムの期間には搬送波が送出
されるので、無信号すなわち「零」を意味するＰＣＭ信
号が送られる。一方、受信側ではＰＣＭ復号器により、
先ずデータ先頭の前置信号を用いて搬送波とクロツク情
報の抽出が行なわれる。In the transmission logic circuit, redundant bits are added to this, resulting in 64kb/
Converting to S. In FIG. 1, a carrier wave is transmitted during the hang over time period after the audio signal disappears, so a PCM signal meaning no signal, ie, "zero" is transmitted. On the other hand, on the receiving side, the PCM decoder
First, the carrier wave and clock information are extracted using the prefix signal at the beginning of the data.

これに成功すると、受信信号検出器出力Ｄを発生する。
この信号はＰＳＫ復調器に続く受信部にデータの受信を
知らせるためのもので、受信部はこの信号の存在期間の
み正常に動作することになる。このように断続した信号
をバーストと呼び、バースト状信号に対する装置の動作
をバースト・モードと呼札このようにチヤンネル・ユニ
ツトは、わずかに音声１チヤンネルを取り扱うにすぎな
いにもかかわらず、相当複雑な機能を含み複雑な装置を
必要 １とする。If this is successful, a received signal detector output D is generated.
This signal is used to notify the receiving section following the PSK demodulator of the reception of data, and the receiving section operates normally only during the existence of this signal. Such intermittent signals are called bursts, and the operation of the equipment in response to burst-like signals is called burst mode.Although the channel unit only handles one audio channel, it is quite complex. Requires complex equipment with many functions.

また、チヤンネル毎に異なる搬送周波数を用いることか
ら、ＰＳＫ変復調器および音声入出力回路は必然的に取
扱うチヤンネルの数だけ必要である。しかしその他の部
分、特にデイジタル信号を取扱う部分は、デイジタル信
号の速度が６４ｋｂ／Ｓと低速であることからも、１個
の回路を複数のチヤンネルで共用することにより廉価化
、小形化が可能になる。しかし、この方法を実現するた
めの障害の一つはチヤンネル・ユニツトの受信側がチヤ
ンネル毎に異なる相手局と通信するの Ｐで、受信信号
はチヤンネル間で非同期と考えねばならぬことである。
本発明は、位相変調通信装置の受信部にその特徴があり
、各チヤンネルにそれぞれ互いに非同期に到来するＭ個
の受信信号について、ＰＣＭ復号２を行うデイジタルア
ナログ変換器を１個のみ設け、これを時分割的に共用す
ることを特徴とする。Furthermore, since a different carrier frequency is used for each channel, PSK modulators and audio input/output circuits are necessarily required for the number of channels to be handled. However, other parts, especially those that handle digital signals, can be made cheaper and more compact by sharing one circuit with multiple channels, as the speed of digital signals is as low as 64kb/s. Become. However, one of the obstacles to realizing this method is that the receiving side of the channel unit communicates with a different partner station for each channel, and the received signals must be considered asynchronous between channels.
The present invention is characterized by a receiving section of a phase modulation communication device, in which each channel is provided with only one digital-to-analog converter that performs PCM decoding 2 for M received signals arriving asynchronously with each other. It is characterized by being shared in a time-division manner.

このために、受信各チヤンネルには伸縮バツフア一回路
を設け、その伸縮バツフア一回路の入力側では復調器の
出力に同期するクロツク信号で書込み（を行い、出力側
では上記デイジタルアナログ変換器に同期するクロツク
信号により読出しを行い、この書込みおよび読出しのタ
イミングを受信バースト状搬送波の開始を検知した時点
で決めることを特徴とする。次に第３図に示す本発明の
送信部の実施例のプロツク図を説明する。For this purpose, each receiving channel is provided with an expansion/contraction buffer circuit, and the input side of the expansion/contraction buffer circuit performs writing using a clock signal synchronized with the output of the demodulator, and the output side is synchronized with the digital-to-analog converter. The writing and reading timings are determined at the point in time when the start of the received burst carrier wave is detected.Next, the process of the embodiment of the transmitting section of the present invention shown in FIG. Explain the diagram.

第３図はＮ個（Ｎ≧２）のチヤンネル・ユニツト送信部
により、１つのＡ／Ｄ変換器が共有される例である。FIG. 3 shows an example in which one A/D converter is shared by N channel unit transmitters (N≧2).

Ｎの値としては実装上の制約から４，８などの値が適当
である。Ｎ個の音声入力に対応する信号、回路はＩ，・
・・Ｎまたは番号にダツシユ（′）を付して区別してあ
る。第１図のＰＣＭ符号器２００は図の一点鎖線で示し
た範囲に相当する。その他の回路信号の説明は、第１図
で説明した従来から知られているものと同一である。周
波数信号発生器６０１は、第１図に示す周波数信号発生
器６００に相当するが、送信部のＰＣＭ符号化に関する
周波数信号８１を発生する機能を備えているので、別の
符号を付す。ＰＣＭ符号器２００の内部において、音声
入力回路からのアナログ信号２０は標本化回路２０１に
より１２５マイクロ秒毎に標本化され、パルス振幅変調
（ＰＡＭ：ＰｕｌｓｅＡｍｐｌｉｔｕｉｅＭＯｄｕｌａ
ｔｉＯｒｌ）信号２１となり、Ａ／Ｄ変換器２０３に加
えられ、ｎビツト信号に符号化される。Due to implementation constraints, a value of 4, 8, etc. is appropriate for the value of N. The signal and circuit corresponding to N audio inputs are I,・
...N or the number is distinguished by a dash ('). The PCM encoder 200 in FIG. 1 corresponds to the range indicated by the dashed line in the diagram. The explanation of other circuit signals is the same as the conventionally known ones explained in FIG. The frequency signal generator 601 corresponds to the frequency signal generator 600 shown in FIG. 1, but since it has a function of generating a frequency signal 81 related to PCM encoding of the transmitting section, it is given a different symbol. Inside the PCM encoder 200, an analog signal 20 from the audio input circuit is sampled every 125 microseconds by a sampling circuit 201, and is subjected to pulse amplitude modulation (PAM).
tiOrl) signal 21, which is applied to the A/D converter 203 and encoded into an n-bit signal.

ｎの値は一般に７ないし８である。なお、このＡ／Ｄ変
換器は必要な圧伸特性を持つ回路を内蔵しているものと
する。ｎビツトの並列信号３１は並直列変換回路２０４
に加えられ、以下第１図の従来例と同様のＰＣＭ信号３
０として送信論理回路３００等に加えられる。本発明の
特徴はこのＰＣＭ符号器２００にある。ＰＣＭ符号器２
００に要求される条件として、先ずＶＤ変換器２０３が
従来のＮ倍以上の速度で動作しなければならないが、近
年の半導体回路技術を利用すれば、これは問題はない。
次に、このＡ／Ｄ変換器を時分割的に利用するために、
タイミング関係を調整する必要がある。第３図の回路で
はタイミング信号発生回路６０２が周波数信号発生器６
０１の出力８１を用いて、必要な標本化信号８３，８３
′，・・・，８３（ＮおよびＡ／Ｄ変換器出力３１を並
直列変換回路２０４に移す読み取り信号８２，８２７，
・・・，８２（Ｎ）を発生している。これらの回路は第
１図のチヤンネル毎に符号器を持つ場合には、各チヤン
ネル毎に必要な回路であり、これをＮチヤンネルで共用
することにより、ほぼ（Ｎ１）個のＡ／Ｄ変換器が節約
されることになる。第４図にこのタイミング信号の位相
関係図を示す。第４図Ａの標本化信号は第３図に示す標
本化信号８３，８３″，・・・８３（Ｎ）に対応し、チ
ヤンネルＩより順次，，・・・Ｎと発生し、相互に重な
らないように発生される。この結果第３図の０Ｒ回路２
０２は、単なるワイアード・オアでよく、ＶＤ変換器２
０３に同時に２個以上のチヤンネルに関係する信号が入
力することが避けられる。第４図ＢＯ）Ａ／Ｄ変換出力
読み取り信号は、第３図の読み取り信号８２，８２″，
・・・８２（Ｎ）に対応し、対応する標本化信号の立下
がりに近い部分で発生し、Ａ／Ｄ変換器出力が十分立土
がつた後のｎビツトの信号を並直列変換回路に書き込む
タイミングを定める。このように、チヤンネル・ユニツ
トの送信部においては、Ｎ個のチヤンネルに相互に同期
したタイミング信号が容易に得られるので、回路の共有
化は比較的容易である。The value of n is generally between 7 and 8. It is assumed that this A/D converter has a built-in circuit having necessary companding characteristics. The n-bit parallel signal 31 is passed through the parallel-to-serial conversion circuit 204.
, and the PCM signal 3 similar to the conventional example shown in FIG.
It is added to the transmission logic circuit 300 etc. as 0. The feature of the present invention lies in this PCM encoder 200. PCM encoder 2
As a condition required for 00, first, the VD converter 203 must operate at a speed N times faster than the conventional speed, but this will not be a problem if recent semiconductor circuit technology is used.
Next, in order to use this A/D converter in a time-sharing manner,
Timing relationships need to be adjusted. In the circuit of FIG. 3, the timing signal generation circuit 602 is the frequency signal generator 6.
Using the output 81 of 01, the necessary sampled signals 83, 83
', .
..., 82(N) is generated. When each channel has an encoder as shown in Fig. 1, these circuits are required for each channel, and by sharing these circuits with N channels, approximately (N1) A/D converters can be used. will be saved. FIG. 4 shows a phase relationship diagram of this timing signal. The sampled signals in FIG. 4A correspond to the sampled signals 83, 83'', . . . 83 (N) shown in FIG. As a result, the 0R circuit 2 in FIG.
02 may be a simple wired OR, and VD converter 2
This prevents signals related to two or more channels from being input to 03 at the same time. FIG. 4 BO) The A/D conversion output read signal is the read signal 82, 82″,
...corresponding to 82(N), which occurs near the falling edge of the corresponding sampling signal, and after the A/D converter output has sufficiently stabilized, the n-bit signal is sent to the parallel-to-serial conversion circuit. Decide when to write. In this way, in the transmitting section of the channel unit, mutually synchronized timing signals can be easily obtained for the N channels, so it is relatively easy to share the circuit.

第５図は本発明の送信部の別の実施例の回路構成図を示
す。FIG. 5 shows a circuit diagram of another embodiment of the transmitting section of the present invention.

この例は、第３図に述べたようにＰＣＭ符号器のみなら
ず、送信論理回路もＮ個のチヤンネルで共有する場合で
ある。図では最近急速に発展しつつあるマイクロコンピ
ユータ（ＣＰＵ）を用いた場合であり、Ａ／Ｄ変換器の
出力はｎビツトの並列信号のまま、入力レジスタ３０１
に加えられ、このデータはＲＯＭ（ＲｅａｄＯｎｌｙＭ
ｅｍＯｒｙ）３０３に蓄えられたプログラムにより制御
されるマイクロコンピユータ３０２により読み取られ、
処理されて、ＲＡＭ（ＲａｎｄＯｎｌＡｃｃｅｓｓＭｅ
ｍＯｒｙ）３０４に蓄えられ、あるいはＲＡＭから取り
出され再処理されて、ｎ′ビツト（ｎ′は必ずしもｎと
等しくなくともよい）の並列データ３３として並直列変
換回路３０５，３０５′，・・・，３０５（Ｎ）に出力
される。マイクロコンピユータの処理する内容は、遅延
時間の付与、音声信号有無の検出、前置信号、同期信号
の挿入、伝送速度の変換などがあるが、コンピユータの
動作速度との関係もあり、機能毎に別のコンピユータを
用いる方が実際的な場合もある。特に、伝送速度の変換
はソフトウエアを複雑にして行なうよりも、ハードウエ
アを増して行つた方が簡単となる場合もある。しかし、
Ａ／Ｄ変換器を共有することにより、それに続く論理回
路も比較的容易に一体化し得る。さらに一体化を進めて
、本来ＰＳＫ変調器の一部の機能であるデータ波形の整
形なども、デイジタル技術を用いることにより一体化（
一種のデイジタル・フイルタの応用）も考えられる。前
述のように、チヤンネル・ユニツト間で一つの回路を共
有する場合、より問題の大きいのは受信側である。In this example, as described in FIG. 3, not only the PCM encoder but also the transmission logic circuit are shared by N channels. The figure shows a case where a microcomputer (CPU), which has been rapidly developing in recent years, is used, and the output of the A/D converter is an n-bit parallel signal, which is input to the input register 301.
This data is added to the ROM (ReadOnlyM
read by the microcomputer 302 controlled by the program stored in emOry) 303,
Processed and RAM (RandOnlAccessMe
mOry) 304, or taken out from the RAM and reprocessed, and converted to parallel data 33 of n' bits (n' does not necessarily have to be equal to n) in parallel-to-serial conversion circuits 305, 305', . . . 305(N). The contents processed by the microcomputer include adding delay time, detecting the presence or absence of audio signals, inserting prefix signals and synchronization signals, and converting transmission speed, but there is also a relationship with the operating speed of the computer, so each function In some cases, it may be more practical to use a separate computer. In particular, it may be easier to convert the transmission speed by adding more hardware than by using more complicated software. but,
By sharing the A/D converter, subsequent logic circuits can also be integrated relatively easily. Furthermore, integration is progressing, and data waveform shaping, which is originally a part of the PSK modulator's functions, has been integrated by using digital technology.
It is also possible to consider the application of a kind of digital filter. As mentioned above, when one circuit is shared between channel units, the problem is more severe on the receiving side.

それは、各チヤンネル・ユニツトが取扱う受信信号が複
数の発信局から得られるので非同期になるためである。
しかし非同期であつても、公称のデータ速度は例えば６
４ｋｂ／Ｓあるいは３２ｋｂ／Ｓと定められているので
、この性質を利用すればよい。公称のデータ速度が相互
に異なる場合（例えば６４ｋｂ／Ｓと６６．６７ｋｂ／
Ｓなど）には、本発明は実施することができない。ただ
し、６４ｋｂ／Ｓと３２ｋｂ／Ｓのように整数比の関係
があれば本発明の適用は可能である。受信信号は一般に
異なる発信局から送信され、しかもそれぞれの発信局の
装置は相互に独立したクロツク源を備えている。This is because the received signals handled by each channel unit are obtained from a plurality of transmitting stations and are therefore asynchronous.
But even asynchronously, the nominal data rate is e.g.
Since it is defined as 4kb/S or 32kb/S, this property can be used. If the nominal data rates are different from each other (e.g. 64kb/s and 66.67kb/s)
S, etc.), the present invention cannot be implemented. However, the present invention can be applied if there is an integer ratio relationship such as 64 kb/S and 32 kb/S. The received signals are generally transmitted from different originating stations, and each originating station's equipment is provided with an independent clock source.

現在実用化されているＳＣＰｑ／ＰＳＫ装置の性能を考
えると、各局からの信号のデータ速度の間の差は最悪１
０Ｈｚの程度と推定される。すなわち公称６４ｋｂ／Ｓ
の受信信号は実際には６４ｋｂ／Ｓ±１０ｂ／Ｓとなる
。かりに１標本当り８ビツト符号化の場合には、１秒間
にＰＣＭの１ワードないし３ワードのいずれが受信信号
間に生じるおそれがある。本発明は、この相互に非同期
な信号を共通のＰＣＭ復号器に時分割で加えるために、
伸縮バツフア一を用いて同期化することを特徴とする０
一般に伸縮バツフア一は、その入力と出力との速度が非
同期でも、平均の速度が一致している場合に用いられて
いるもので、本発明のように入力と出力との平均速度さ
えも一致しない場合には使用されなかつた。Considering the performance of SCPq/PSK equipment currently in practical use, the difference between the data speeds of signals from each station is at worst 1
It is estimated to be around 0Hz. That is, nominally 64kb/S
The received signal is actually 64kb/S±10b/S. In the case of 8 bits per sample encoding, on the other hand, any one to three words of PCM may occur between the received signals per second. In order to apply these mutually asynchronous signals to a common PCM decoder in time division, the present invention
0 characterized in that it is synchronized using an elastic buffer.
In general, a telescopic buffer is used when the average speeds of the input and output are the same even if the speeds of the input and output are asynchronous, and as in the present invention, even the average speed of the input and output is not the same. It was not used in this case.

本発明では、この伸縮バツフア一の導入に対して次の２
つの考え方を導入している。すなわち、伸縮バツフア一
の入出力間の信号伝送速度の差によつて生じるデータの
欠損または超過は、ＰＣＭの１ワードを単位として処理
する。すなわち、出力のデータ速度と入力のデータ速度
との間に８ビツト／秒の差があるとき、出力のデータに
は１秒にｌ回の割合で、ＰＣＭワードの欠損または同一
ワードの重複を起させる。このような欠損または重複の
ある信号を音声信号に変換した場合には、ビツト誤りに
よるクリツク雑音とは異なり、一種の歪として聞えるた
め品質をそれほど劣化させない。本発明のもう１つの考
え方はＳＣＰＣ装置では、音声の有無によるスタート・
ストツプ動作が行なわれることを利用し、受信バースト
信号の始点で伸縮バツフア一の入出力関係を適当に決め
ることにより、この信号の欠損、重複を実質的に避ける
ものである。すなわち、大部分のデータバーストの長さ
が５秒以内とすれば、伸縮バツフア一の容量を１０〜１
５ワード分の情報に対応する値、すなわち８０〜１２０
ビツト以上に選ぶことにより問題は解決する。発信人が
非常に雑音の多い場所から通話する場合には、当然この
雑音のためにスタート・ストツプ動作が妨げられ、連続
的な信号となつてしまうが、この場合は前述の信号の欠
損、重複による歪は背景雑音に埋れて、かえつて目立た
なくなる。In the present invention, in response to the introduction of this telescopic buffer, the following two
It introduces two ideas. That is, data loss or excess caused by a difference in signal transmission speed between the input and output of the expansion/contraction buffer is processed in units of one word of the PCM. That is, when there is a difference of 8 bits/second between the output data rate and the input data rate, the output data will have a missing PCM word or a duplicate of the same word l times per second. let When a signal with such defects or duplications is converted into an audio signal, unlike click noise caused by bit errors, it is heard as a type of distortion, so the quality does not deteriorate much. Another idea of the present invention is that in an SCPC device, start and
By taking advantage of the fact that a stop operation is performed and appropriately determining the input/output relationship of the expansion/contraction buffer at the starting point of the received burst signal, loss and duplication of signals can be substantially avoided. In other words, if the length of most data bursts is less than 5 seconds, the capacity of the elastic buffer is 10~1
A value corresponding to 5 words of information, i.e. 80 to 120
The problem is solved by choosing more than 1 bit. If the caller is calling from a very noisy location, this noise will naturally interfere with the start/stop operation, resulting in a continuous signal, but in this case, the above-mentioned signal loss or duplication may occur. The distortion caused by this is buried in the background noise and becomes less noticeable.

第６図は、このような考え方を背景とした本発明の受信
部における実施例の回路構成図である。ここではＭ個（
Ｍ≧２）のチヤンネル・ユニツト受信部により、１個の
Ｄ／Ａ変換器が共有される場合を示す。Ｍの値は一般に
Ｎの値と同一であるが、特に受信専用あるいは送信専用
回線が含まれるときには、必ずしも同一でなくともよい
。Ｍ個のＩＦ入力に対応する信号、回路は、ＩＪ・・・
Ｍまたは番号にダツシユＣ）を付けて区別してある。第
１図に示した従来例のＰＣＭ復号器２５０は図の一点鎖
線で示した範囲に相当し、その他の回路、信号の説明は
第１図の従来例と同一である。周波数信号発生器６０４
は第１図に示した周波数信号発生器６００と同じである
が、受信部のＰＣＭ復号化に関する周波数信号８４を発
生させるものとして一応別の番号を付した。各チヤンネ
ル・ユニツトにおいて、受信論理回路３５０の出力６０
は直列信号として伸縮バツフア一２５１に入り受信信号
速度に同期したクロツク９０により書き込まれる。一方
、出力側はＭ個のチヤンネルに共通なタイミングを発生
するタイミング信号発生回路６０５の出力の一つ（図の
結線は省略）により１駆動さへ前述の考え方に基づいて
並列信号として出力され同期化を達成する。出力信号６
１は出力標本化ゲート２５２に加えられ、標本化信号８
５が加えられている期間のみ１ワード分の出力６２がｎ
ビツトの並列信号として現れる。従つて、単純な０Ｒゲ
ート２５３により同時に１個のチヤンネルには対応する
データのみがｍへ変換器２５４に加えられ、変換された
アナログ出力７１を生じる。再標本化回路２５５は読み
取り信号８６により対応するアナログ出力を所定のチヤ
ンネルの音声信号出力回路１５０に供給するためのもの
である。標本化信号８５と読み取り信号８６との関係は
、第４図に示した送信部における標本化信号と八／Ｄ変
換出力読み取り信号との関係と同一と考えてよい０第７
図は、第６図に示す実施例で用いられる伸縮バツフア一
回路の例を示す。FIG. 6 is a circuit configuration diagram of an embodiment of the receiving section of the present invention based on this idea. Here, M pieces (
A case is shown in which one D/A converter is shared by channel unit receiving sections where M≧2). The value of M is generally the same as the value of N, but does not necessarily have to be the same, especially when a receive-only or transmit-only line is involved. The signals and circuits corresponding to M IF inputs are IJ...
They are distinguished by adding a dash (C) to the M or number. The conventional PCM decoder 250 shown in FIG. 1 corresponds to the range indicated by the dashed line in the figure, and the explanations of other circuits and signals are the same as those of the conventional example shown in FIG. Frequency signal generator 604
The frequency signal generator 600 is the same as the frequency signal generator 600 shown in FIG. 1, but a different number has been given because it generates a frequency signal 84 related to PCM decoding in the receiving section. In each channel unit, the output 60 of receive logic 350
enters the elastic buffer 251 as a serial signal and is written by a clock 90 synchronized with the received signal rate. On the other hand, the output side is driven by one of the outputs of the timing signal generation circuit 605 (wire connections are omitted in the figure) that generates timing common to M channels, and is output as a parallel signal based on the above-mentioned concept and synchronized. to achieve Output signal 6
1 is applied to the output sampling gate 252 and the sampled signal 8
Only during the period when 5 is added, the output 62 for one word is n
Appears as a parallel signal of bits. Therefore, by means of a simple 0R gate 253, only data corresponding to one channel at a time is applied to the converter 254 to m, producing a converted analog output 71. The resampling circuit 255 is for providing analog output corresponding to the read signal 86 to the audio signal output circuit 150 of a predetermined channel. The relationship between the sampled signal 85 and the read signal 86 can be considered to be the same as the relationship between the sampled signal and the 8/D conversion output read signal in the transmitter shown in FIG.
The figure shows an example of a telescoping buffer circuit used in the embodiment shown in FIG.

図において、非同期入力６０は各チヤンネル・ユニツト
の受信論理回路の出力に対応し、非同期クロツク９１は
上記非同期入力６０のデータとは同期しているものとす
る。非同期入力６０は、非同期クロツク９１によりｎ段
のシフトレジスタを構成しているレジスタ２６０内に書
き込まれる。ＰＣＭ信号の１標本に対応するｎビツトの
ワードが書き終わつた時点で書き込みタイミング発生回
路２６３の制御出力９２により、ｎビツトがｎ個のレジ
スタ２６１に並列に書き込まれ保持される。制御出力９
２はタイミング９１のｎビツトに１回発生するがその発
生の時間的位置は第２図Ｃに示すように同期信号Ｓの検
出を示す同期検出信号９３により設定される。一方、Ｄ
／Ａ変換器側の同期クロツク８７は読み出しタイミング
発生回路２５４を駆動以その出力８８はレジスタ２６１
の内容をレジスタ２６２に書き込みｎビツトの並列同期
出力６１となる。In the figure, it is assumed that the asynchronous input 60 corresponds to the output of the receiving logic circuit of each channel unit, and the asynchronous clock 91 is synchronized with the data of the asynchronous input 60. Asynchronous input 60 is written into register 260, which constitutes an n-stage shift register, by asynchronous clock 91. When the n-bit word corresponding to one sample of the PCM signal has been written, the control output 92 of the write timing generation circuit 263 writes n bits in parallel to n registers 261 and holds them. Control output 9
2 occurs once every n bits of timing 91, and the temporal position of its occurrence is set by the synchronization detection signal 93 indicating the detection of the synchronization signal S, as shown in FIG. 2C. On the other hand, D
The synchronous clock 87 on the /A converter side drives the read timing generation circuit 254, and its output 88 is sent to the register 261.
The contents of are written to the register 262, resulting in an n-bit parallel synchronous output 61.

入力６０を並列信号としてレジスタ２６１に書き込むタ
イミングとその内容を更にレジスタ２６２に移すタイミ
ングとは必ずずれているのが原則であり、両者が一致し
たときに前述のデータ欠損や重複が起こる。初期設定回
路２６５は第２図の受信信号検出器出力Ｄをスタート情
報９５として用い、信号の立ち上つた直後に供給される
同期検出信号９３により非同期入力６０がレジスタ２６
１に書き込まれる制御出力９２と同期出力６１とを作る
レジスタ２６２の書き込み制御出力８８との間の関係を
適当な位置関係に置くためのものである。一般的にこの
関係は最も相互に大きな距離となるように、すなわち位
相的には１８０度ずれた関係が望ましいが、同期クロツ
クを入力のすべての非同期クロツクのいずれよりも高い
周波数に、または、いずれよりも低い周波数に合せる方
法も考えられ、この場合には書き込みレジスタと読み出
しレジスタとが隣接した形で初期設定されるのが最もマ
ージンが大きいことになる。本発明の伸縮レジスタとし
ては、第７図に示すような回路以外にも例えばコンピユ
ータ・インターフエースなどに用いられるＦＩＦＯレジ
スタを有効に利用することもできる。ＦＩＦＯとはＦｌ
ｒＳｔＩｎＦｉｒｓｔＯｕｔの略であり一時に集中的に
入力されるデータを蓄ぇ、コンピユータの処理時間に合
せて先に入力したデータから順次コンピユータに入力す
る等の用途に用いられ、ＩＣの形で市販されているので
本発明のように廉価化、小形化の目的には適している。
第８図はＦＩＦＯレジスタの一般的な説明図である。In principle, the timing at which the input 60 is written as a parallel signal to the register 261 and the timing at which the contents are further transferred to the register 262 are necessarily different from each other, and when the two coincide, the aforementioned data loss or duplication occurs. The initial setting circuit 265 uses the received signal detector output D shown in FIG.
This is to establish an appropriate positional relationship between the control output 92 written to 1 and the write control output 88 of the register 262 that produces the synchronous output 61. In general, this relationship should be set so that the distance between them is the greatest, that is, 180 degrees out of phase with each other, but it is preferable to set the synchronous clock to a higher frequency than all of the input asynchronous clocks, or A method of adjusting to a lower frequency than that is also considered, and in this case, initial setting with the write register and read register adjacent to each other would provide the largest margin. As the expansion/contraction register of the present invention, in addition to the circuit shown in FIG. 7, it is also possible to effectively utilize a FIFO register used in, for example, a computer interface. What is FIFO?
It is an abbreviation of rStInFirstOut, and is used for storing data that is input intensively at one time, and sequentially inputting data to a computer from the first inputted data according to the processing time of the computer, and is commercially available in the form of an IC. Therefore, it is suitable for the purpose of cost reduction and miniaturization as in the present invention.
FIG. 8 is a general explanatory diagram of a FIFO register.

図において主レジスタ２７０はｎビツト、ｍ段のレジス
タにより構成されている０入力のｎビツトの併列データ
Ｄ。，Ｄｌ・・・・・・ＤＭ−１はＲ（ＩＮＰＵＴＲＦ
ＡＤＹ）の状態が０Ｎのときに、ＳＩ（ＳＨＩＦＴＩＮ
）信号により入力回路２７１を経て主レジスタの第１段
目に書き込まれる。ＩＲがＯＦＦのときはＳ信号を加え
ても書き込みは行なわれない。主レジスタ２７０の第１
段目に書き込まれたデータは、それに続く２段目以降の
レジスタが空である限り、自動的に出力側に運ばれ、デ
ータが存在する段の直前で停止する。すなわち各データ
は出力段の前に積み重なつた形で蓄えられる。もしどの
段にもデータが存在しないときには、そのまま最後の出
力段にまで運ばれる。また、主レジスタ内に一度蓄えら
れたデータも後の段のレジスタが空になれば、いつでも
自動的に出力側に順次移動する。第１段目のデータが出
力側に運ばれ空となればＲの状態表示は０Ｎとなり、次
のデータを迎え入れ可能の状態となる。最終段にデータ
が存在するときは０Ｒ（０ＵＴＰＵＴＲＥＡＤＹ）の状
態表示が０Ｎとなり、ＱＯ，Ｑｌ・・・・・・ＱＯ−１
に出力が表われる。０Ｒ信号が０ＮのときにＳＯ（ＳＨ
ＩＦＴＯＵＴ）信号を加えると、この信号が元に戻つた
ところで最終段のデータは、その前の段のデータにより
置き換えられる〇このような回路を直列に接続し、前段
のＳＯ，ＯＲ端子を後段のＩＲ，ＳＩ端子に接続するこ
とにより任意に拡張することができる。In the figure, the main register 270 is composed of n-bit, m-stage registers, and receives n-bit parallel data D of 0 input. , Dl...DM-1 is R(INPUTRF
When the state of SI (SHIFTIN) is 0N,
) signal is written to the first stage of the main register via the input circuit 271. When the IR is OFF, no writing is performed even if the S signal is applied. The first of main registers 270
Data written in a stage is automatically transferred to the output side as long as the registers in the second and subsequent stages are empty, and the data is stopped immediately before the stage where data exists. That is, each data is stored in a stacked manner before the output stage. If there is no data in any stage, it is carried as is to the last output stage. Further, data once stored in the main register is automatically sequentially moved to the output side whenever a register at a later stage becomes empty. When the first stage data is transferred to the output side and becomes empty, the status display of R becomes 0N, and the next data can be accepted. When data exists in the final stage, the status display of 0R (0UTPUTREADY) becomes 0N, and QO, Ql...QO-1
The output appears in . When the 0R signal is 0N, SO(SH
When this signal returns to its original state, the data in the final stage is replaced by the data in the previous stage. Connect these circuits in series, and connect the SO and OR terminals of the previous stage to the terminals of the subsequent stage. It can be expanded arbitrarily by connecting to the IR and SI terminals.

ＭＲ（ＭＡＳＴＥＲＲＥＳＥＴ）信号は、各制御回路す
なわち主レジスタ制御回路２７３、入力制御回路２７４
、出力Ｆｈｌ脚回路２７５をクリアーし、主レジスタ２
７０の内部が空になつたのと同じ結果を与える。現在こ
のような回路が１つのＩＣに納められ、１個のＩＣでｎ
＝８，ｒＩＦ３２すなわちＰＣＭ符号３２ワードを収容
できる容量のあるものが容易に入手できる。第９図は本
発明にＦＩＦＯレジスタを使用した場合の動作状態の説
明図であり、Ａは第７図でスタート情報９５が加わつた
初期状態を示す。すなわち２個以上のＦ］ＦＯレジスタ
を直列に用い、入力に近い１個または半数のＦＩＦＯレ
ジスタにＭＲ信号を加え内容をクリアーする。第９図Ｂ
は運用状態を示し、入力よりも出力側の速度が早いと出
力側のデータの蓄積は時間と共に減少する。The MR (MASTERRESET) signal is transmitted to each control circuit, that is, the main register control circuit 273 and the input control circuit 274.
, clears the output Fhl leg circuit 275 and clears the main register 2
Gives the same result as if the inside of 70 were empty. Currently, such a circuit is housed in one IC, and one IC can handle n
=8, rIF32, or one with a capacity capable of accommodating 32 words of PCM code, is readily available. FIG. 9 is an explanatory diagram of the operating state when the FIFO register is used in the present invention, and A indicates the initial state in which start information 95 is added in FIG. That is, two or more F]FO registers are used in series, and the MR signal is applied to one or half of the FIFO registers near the input to clear the contents. Figure 9B
indicates the operating state, and if the speed of the output side is faster than the input speed, the accumulation of data on the output side will decrease over time.

しかし次の受信バーストの始点においてＡの状態に戻る
ので前述のように一般には問題とならない。Ｂの状態で
、たまたまバーストの長さが非常に長かつた場合には、
Ｃの空の状態となる。この場合には１ワードのデータ欠
損を起せば、次の欠損までは最悪０．５〜１秒位は再び
正規の状態を維持できる。受信バーストの始点において
、ＦＩＦＯレジスタ内に蓄積されているデータは、一般
には無信号に対応するＡｌｌ℃１パターンが復調器の雑
音によるランダムパターンとなる。本発明では第２図の
Ｄに示す受信信号検知器出力が０ＦＦの期間には積極的
にＦＩＦＯ入力に音声の零レベルに対応する信号、例え
ばＡ１ビσ信号を加えることにより音声品質を安定化す
ることができる。また、一般にスタート・ストツプ方式
では、ストツプ期間に発言者側の背景雑音も消えて不自
然な感じを与える場合もあり、本発明の一つの応用とし
てＦＩＦＯ入力にＡ１ビσを入れる代りに適当な雑音信
号、例えばＰＣＭ符号のＬＳＤの１ビツトまたはＬＳＤ
側の数ビツトにのみランダムパターンを入れるなどの工
夫が可能である。第１０図は前述のワードの重複を処理
するための附加回路の一例であり、読み出しのクロツク
はＦＩＦＯレジスタ２７２の０Ｒ信号が０Ｎのときにの
み新しいデータを出力レジスタ２７３に書き込み、０Ｒ
が０ＦＦのときは前のデータをそのまま保持することで
目的が達せられる。以上詳述した本発明の特徴をまとめ
ると次のとおりとなる。However, since the state returns to A at the starting point of the next reception burst, there is generally no problem as described above. If the burst length happens to be very long in state B, then
C becomes empty. In this case, if one word of data is lost, the normal state can be maintained again for about 0.5 to 1 second at worst until the next data loss occurs. At the starting point of the reception burst, the data stored in the FIFO register generally has an All°C1 pattern corresponding to no signal, but a random pattern due to demodulator noise. In the present invention, the audio quality is stabilized by actively adding a signal corresponding to the zero level of the audio, for example, the A1 biσ signal, to the FIFO input during the period when the output of the received signal detector shown in D in FIG. 2 is 0FF. can do. Additionally, in general, in the start-stop method, the background noise on the speaker's side may disappear during the stop period, giving an unnatural feeling.As an application of the present invention, instead of inputting A1 bit σ to the FIFO input, an appropriate Noise signal, e.g. 1 bit of LSD of PCM code or LSD
It is possible to devise a technique such as inserting a random pattern into only a few bits on the side. FIG. 10 is an example of an additional circuit for processing the above-mentioned word duplication, and the read clock writes new data to the output register 273 only when the 0R signal of the FIFO register 272 is 0N.
When is 0FF, the purpose can be achieved by retaining the previous data as is. The features of the present invention detailed above are summarized as follows.

すなわち、一個のＰＣＭ符号器または復号器が複数の音
声入出力回路および同数のＰＳＫ変復調器により時分割
的に使用される。具体的には、Ｎ個（Ｎ≧２）の音声入
力回路と、これに対応し、かつ相互に同期したクロツク
信号により動作するＮ個のＰＳＫ変調器、並びにその関
連回路とにより時分割的に共用される１個のＰＣＭ符号
器を有する送信部を備えている。また、Ｍ個（Ｍ≧２，
Ｎとは独立に決めてよい。）の相互に非同期な信号を受
信するＭ個のＰＳＫ復調器、並びにその関連回路とＭ個
の音声出力回路とにより、時分割的に共同される１個の
ＰＣＭ復号器と、入力側が対応する受信信号と同期した
クロツク信号により、また出力側が該ＰＣＭ復号器の動
作速度と同期したクロツク信号により操作されるＭ個の
伸縮バツフア一回路を有する受信部を備えている。この
伸縮バツフア一の出力側を駆動するクロツク信号、すな
わちＰＣＭ復号器の動作速度に同期したクロツク信号と
しては、全く独立した発振器の出力を用いる場合、送信
側でＮ個の回路に共通して用いられているのと同一のク
ロツクを用いる場合、Ｍ個の受信信号の内の１個に同期
したクロツクを用いる場合、Ｍ個の受信信号のそれぞれ
に同期したクロツクに対し平均的に追従するクロツクを
用いる場合がある。また伸縮バツフア一回路の出力にワ
ード・データが存在しないときに直前と同じワード・デ
ータを出力する他のバツフア一回路を備えること、また
伸縮バツフア一回路が末だ読み出されぬワード・データ
で飽和したとき、新たなワード・データの入力を中止し
、これを捨てる機能を持たせることも他の特徴として付
加できる。That is, one PCM encoder or decoder is used in a time-sharing manner by a plurality of audio input/output circuits and the same number of PSK modulators. Specifically, the system uses N (N≧2) audio input circuits, corresponding N PSK modulators that operate based on mutually synchronized clock signals, and their related circuits in a time-division manner. The transmitter includes a transmitter having one shared PCM encoder. Also, M pieces (M≧2,
It may be determined independently of N. ), the input side corresponds to one PCM decoder that is shared in a time-sharing manner by M PSK demodulators that receive mutually asynchronous signals, their related circuits, and M audio output circuits. A receiver section is provided having M telescoping buffer circuits operated by a clock signal synchronized with the received signal and whose outputs are operated by a clock signal synchronized with the operating speed of the PCM decoder. If the output of a completely independent oscillator is used as the clock signal that drives the output side of this expansion/contraction buffer, that is, the clock signal synchronized with the operating speed of the PCM decoder, it is used in common for N circuits on the transmitting side. When using the same clock that is synchronized with one of the M received signals, the clock that follows the clock that is synchronized with each of the M received signals on average is Sometimes used. In addition, when there is no word data at the output of the expansion/contraction buffer circuit, another buffer circuit is provided which outputs the same word data as the previous one, and when the expansion/contraction buffer circuit outputs word data that has yet to be read out. Another feature may be to provide a function to stop inputting new word data and discard it when it is saturated.

さらに無通話時にＰＣＭ信号の「零」を表わすパターン
、あるいは故意にわずかな雑音を意味する特定パターン
を伸縮バツフア一に入力し続けることも別の特徴である
。Another feature is that a pattern representing "zero" of the PCM signal, or a specific pattern intentionally representing slight noise, is continuously input into the expansion/contraction buffer when there is no call.

また、前記伸縮バツフア一の他の例としてＦＩＦＯレジ
スタを使用することも装置構成上顕著な利点がある。Furthermore, the use of a FIFO register as another example of the expansion/contraction buffer has significant advantages in terms of device configuration.

さらにこのＦＩＦＯレジスタの入力側の約半分をバース
ト状信号の受信を検知したときにクリアーすることも装
置の実用上効果的である。本発明のようにＡ／Ｄ変換器
あるいはＤ／Ａ変換器を複数の音声通信回路で共有する
ことは、これら変換器につながる他の論理回路も複数通
信回路で共有する形で変形する道を開くことになり、一
例としてＰＣＭ符号器と複数個のＰＳＫ変調器の間の論
理回路の一部または全部の働きを１個または数個のマイ
クロ・プロセツサで置き替える等の方法が可能となり、
装置の小形化、廉価化、消費電力の節減等に大きな効果
が期待できる。Furthermore, it is also effective for the practical use of the device to clear approximately half of the input side of this FIFO register when reception of a burst signal is detected. Sharing the A/D converter or D/A converter with multiple audio communication circuits as in the present invention means that other logic circuits connected to these converters are also shared by multiple communication circuits. For example, it becomes possible to replace part or all of the function of the logic circuit between the PCM encoder and the plurality of PSK modulators with one or several microprocessors.
Significant effects can be expected in reducing the size and cost of equipment, reducing power consumption, etc.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例のＳＣＰＣ／ＰＳＫ装置のチヤンネル・
ユニツトの構成図。 第２図はチヤンネル・ユニツトの各部波形の相互関係を
示す図。Ａは音声入力、Ｂは音声信号検出器出力、Ｃは
送信データ、Ｄは受信信号検出器出力。 第３図は本発明の送信部の一実施例の構成図。 第４図は第３図に示す実施例におけるタイミング信号の
位相関係を示す図。Ａは標本化信号、ＢはＡ／Ｄ変換出
力読み取り信号。 第５図は本発明の送信部の別の実施例構成図。 第６図は本発明の受信部の一実施例構成図。第７図は第
６図に示す実施例で用いられる伸縮バツフア一回路の構
成図。第８図は伸縮バツフア一回路として使用できるＦ
ＩＦＯレジスタの説明図。第９図はＦＩＦＯレジスタの
本発明における動作状態の説明図。Ａは初期状態、Ｂは
運用状態、Ｃは空状態。Figure 1 shows the channel of a conventional SCPC/PSK device.
Unit configuration diagram. FIG. 2 is a diagram showing the interrelationship of waveforms of each part of the channel unit. A is audio input, B is audio signal detector output, C is transmitted data, and D is received signal detector output. FIG. 3 is a configuration diagram of an embodiment of the transmitting section of the present invention. FIG. 4 is a diagram showing the phase relationship of timing signals in the embodiment shown in FIG. 3. A is the sampled signal, B is the A/D conversion output read signal. FIG. 5 is a configuration diagram of another embodiment of the transmitter of the present invention. FIG. 6 is a configuration diagram of an embodiment of the receiving section of the present invention. FIG. 7 is a block diagram of a telescoping buffer circuit used in the embodiment shown in FIG. 6. Figure 8 shows an F that can be used as a telescopic buffer circuit.
An explanatory diagram of an IFO register. FIG. 9 is an explanatory diagram of the operating state of the FIFO register in the present invention. A is the initial state, B is the operating state, and C is the empty state.

Claims (1)

【特許請求の範囲】 １ 音声１チャンネルに対して１個の搬送波を使用し、
音声信号の有無に応じて搬送波をバースト状に断続して
交信する位相変調通信装置において、Ｍ個（Ｍ≧２）の
互いに非同期のバースト状搬送波をそれぞれ受信し復調
出力を得るＭ個の復調器と、このＭ個の復調器出力に対
しそれぞれワード同期を含む信号処理を実行するＭ個の
論理回路と、このＭ個の論理回路の出力にそれぞれ対応
して設けられたＭ個の伸縮バッファー回路と、このＭ個
の伸縮バッファー回路の出力を時分割的に入力する１個
のディジタルアナログ変換器と、このディジタルアナロ
グ変換器の出力からＭ個の受信搬送波にそれぞれ対応す
る音声信号出力を再生するＭ個の音声出力回路とを備え
、さらに、 前記伸縮バッファー回路の入力側に設けられ、対応する
前記復調器の出力に同期したクロック信号による書込み
手段と、前記伸縮バッファー回路の出力側に設けられ、
前記ディジタルアナログ変換器の動作速度に同期したク
ロック信号による読出し手段と、前記書込み手段および
前記読出し手段の動作の時間的関係を前記バースト状搬
送波の受信の開始を検知した時点で決める初期設定回路
とを備えたことを特徴とする位相変調通信装置。[Claims] 1. One carrier wave is used for one audio channel,
In a phase modulation communication device that communicates by intermittent carrier waves in bursts depending on the presence or absence of an audio signal, M demodulators each receive M (M≧2) mutually asynchronous burst carrier waves and obtain a demodulated output. , M logic circuits that respectively perform signal processing including word synchronization on the M demodulator outputs, and M expansion/contraction buffer circuits provided corresponding to the outputs of the M logic circuits, respectively. and one digital-to-analog converter into which the outputs of the M expansion and contraction buffer circuits are input in a time-divisional manner, and audio signal outputs corresponding to the M received carrier waves are reproduced from the outputs of this digital-to-analog converter. M audio output circuits, further comprising a writing means provided on the input side of the expansion/contraction buffer circuit and using a clock signal synchronized with the output of the corresponding demodulator, and a write means provided on the output side of the expansion/contraction buffer circuit. ,
reading means using a clock signal synchronized with the operating speed of the digital-to-analog converter; and an initial setting circuit that determines the temporal relationship between the operations of the writing means and the reading means at the time when the start of reception of the burst carrier wave is detected. A phase modulation communication device comprising: