JPS5931893B2 - semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】 この発明は半導体集積回路に関し、特にＭＯ８ＩＣ等に
おいて出力パルスの振幅が電源電圧よく大きくなるよう
な半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which the amplitude of an output pulse increases as the power supply voltage increases, such as in MO8IC.

一般に、ディジタルＭＯ８−ＩＣでは、第１図に示すツ
！Ｊ （Ｔｒｅｅ）デコーダの１つの選択枝に見られ
るように、第２図のごとく１個以上のトランジスタ１，
２，３を負荷４に直列に接続して使用する場合がある。Generally, in a digital MO8-IC, the following is shown in FIG. As seen in one selection of the J (Tree) decoder, one or more transistors 1,
2 and 3 may be used by connecting them to the load 4 in series.

この場合、トランジスタ１，２゜３のいずれかが遮断の
ときは負荷４にかかる電圧はＯｖで問題はないが、全ト
ランジスタ１，２゜３が導通のときトランジスタ１，２
．３の電圧降下により負荷４にかかる電圧が電源電圧Ｖ
ＤＤよりかなり小さくなる（電圧の大小関係は絶対値で
述べている。In this case, when any of the transistors 1, 2゜3 is cut off, the voltage applied to the load 4 is Ov, which is no problem, but when all the transistors 1, 2゜3 are conductive, the voltage applied to the load 4 is Ov.
．． The voltage applied to the load 4 due to the voltage drop of 3 is the power supply voltage V
It is considerably smaller than DD (the relationship in voltage magnitude is expressed in absolute values).

以下同様）という問題がある。従って、トランジスタ１
，２，３が全部導通のとき負荷４には電源電圧ＶＤＤに
できるだけ近い電圧が印加されることが望ましい。(Same below). Therefore, transistor 1
, 2, and 3 are all conductive, it is desirable that a voltage as close as possible to the power supply voltage VDD be applied to the load 4.

より詳しくいえば、第３図に示すように、ゲート９にｖ
Ｇ、ドレイン１０にＶＤＤなる電圧が印加されたとき、
しきい電圧■ のトランジスタの開放されたソース１１
の電位は、ＶＤＤもしくは（Ｖｃ ＶＴ）のうちのい
ずれか低い方の電位になる。More specifically, as shown in FIG.
G, when a voltage VDD is applied to the drain 10,
Open source 11 of a transistor with threshold voltage ■
The potential is the lower of VDD or (Vc VT).

このゲート９にかかる電圧ＶＧは、一般に第４図に示す
インバータ回路の出力電圧である。The voltage VG applied to this gate 9 is generally the output voltage of the inverter circuit shown in FIG.

上述の関係から、第４図のゲート電圧の最大値はＶＧ”
”ＶＤＤ ｖＴとなる。From the above relationship, the maximum value of the gate voltage in Figure 4 is VG''
“It becomes VDD vT.

従って、第２図における負荷４には最大ＶＤＤ−２■１
なる電圧が印加される。Therefore, for load 4 in Figure 2, the maximum VDD-2■1
A voltage is applied.

ｖＤＤ；５０■のとき、トランジスタ１゜２．３のバッ
クゲート（Ｂａｃｋ Ｇａｔｅ ）効果にょリ、Ｐチャ
ンネルシリコンゲートＭＯ８）ランジスタの場合には、
しきい電圧■Ｔ＝８■にもなり、このしきい電圧による
電圧降下は無視できなくなる。When vDD; 50■, back gate effect of transistor 1°2.3, P channel silicon gate MO8) transistor,
The threshold voltage becomes as high as T=8, and the voltage drop due to this threshold voltage cannot be ignored.

また、負荷４に電流が流れる場合が多いが、その時には
負荷４に加わる電圧はさらに降下し、その割合はしきい
電圧による降下分が犬なるほど増加する。Further, in many cases, current flows through the load 4, but at that time, the voltage applied to the load 4 further drops, and the rate increases as the drop due to the threshold voltage increases.

そこで、従来より負荷４にかかる電圧を高くするために
トランジスタ１，２，３のそれぞれのゲート５，６，７
に第５図に示すブートストラップ（Ｂｏｏｔ−ｓｔｒａ
ｐ ）回路の出力電圧を印加し、ゲート５，６，７には
パルス高さが電源電圧に等しい電圧がかかるようにし、
負荷４に電流が流れない状態で最大（ＶＤＤ ｖＴ）
なる電圧が加わるように改善している。Therefore, in order to make the voltage applied to the load 4 higher than in the past, the gates 5, 6, and 7 of the transistors 1, 2, and 3 are
Boot-stra (Boot-stra) shown in Figure 5
p) Apply the output voltage of the circuit so that gates 5, 6, and 7 receive a voltage whose pulse height is equal to the power supply voltage,
Maximum when no current flows to load 4 (VDD vT)
It has been improved so that a certain voltage can be applied.

ここで、この発明と対比するために、第６図の波形図と
ともに第５図のブートストラップ回路の動作を説明する
。Here, for comparison with the present invention, the operation of the bootstrap circuit shown in FIG. 5 will be explained together with the waveform diagram shown in FIG. 6.

いま、第６図ａに示すごときパルスが、第５図に示すブ
ートストラップ回路の入力端子１２に印加されると、ま
ず・（状態Ｉｎのとき、トランジスタ１４が導通して通
常のゲート回路と同様に端子１３の電位はほぼＯＶとな
り、点１９の電位はトランジスタ１４によりコンデンサ
１６を充電して（■ＤＤ−ｖＴ）となり、コンデンサ１
６には電荷Ｑ””Ｃ（ＶＤＤ ＶＴ）が蓄積される。Now, when a pulse as shown in FIG. 6a is applied to the input terminal 12 of the bootstrap circuit shown in FIG. , the potential of the terminal 13 becomes almost OV, and the potential of the point 19 becomes (DD-vT) by charging the capacitor 16 by the transistor 14, and the potential of the capacitor 1 becomes
6, a charge Q""C (VDD VT) is accumulated.

但しＣはコンデンサ１６の容量である。However, C is the capacitance of the capacitor 16.

ついでＵ状態１ ｔｔになると、入力端子１２にＯＶが
印加されてトランジスタ１４が遮断となり、出力端子１
３の電圧は第６図すに示すように上昇する。Then, when the U state 1tt is reached, OV is applied to the input terminal 12, the transistor 14 is cut off, and the output terminal 1
3 rises as shown in FIG.

ここで、点１９側の電荷は、トランジスタ１５の整流性
のため逃げ出せない。Here, the charge on the point 19 side cannot escape due to the rectifying property of the transistor 15.

そのため、点１９の電位は第６図Ｃに示すように出力端
子１３の電圧にＵ状態１ ｎでコンデンサ１６の両端に
かかつていた電圧分がかさ上げされる。Therefore, as shown in FIG. 6C, the potential at point 19 is increased by the voltage at output terminal 13 by the amount of voltage that was present across capacitor 16 in U state 1n.

従って、トランジスタ１１について考えると、（Ｖｃ−
ＶＴ）＞ＶＤＤとすることは容易であるから、最終的に
出力端子１３には第６図すに示すように電源電圧ＶＤＤ
がかかり、点１９の電位は第６図Ｃに示すようにほぼ（
２ＶＤＤ ＶＴ）となる。Therefore, considering the transistor 11, (Vc-
Since it is easy to set VT)>VDD, the power supply voltage VDD is finally applied to the output terminal 13 as shown in FIG.
is applied, and the potential at point 19 is approximately (
2VDD VT).

さらに・状態１−のとき、入力端子１２に電圧ＶＤＤが
印加されてトランジスタ１４は導通となり、出力端子１
３の電位は第６図すに示すようにほぼＯＶとなる。Furthermore, in state 1-, voltage VDD is applied to input terminal 12, transistor 14 becomes conductive, and output terminal 1
The potential of No. 3 becomes approximately OV as shown in FIG.

従って、点１９の電位は、第６図Ｃに示すように、かさ
上げ分だけなくなり電荷の漏れがあるときトランジスタ
１５により充電され、ＶＤＤ−ＶＴとなりそれぞれ・・
状態Ｉ ｎに復帰する。Therefore, as shown in FIG. 6C, the potential at point 19 is reduced by the amount of the raised charge, and when there is charge leakage, it is charged by transistor 15 and becomes VDD-VT, respectively.
Return to state I n.

このように、ブートストラップ回路を用いることによっ
て、高電圧を得ることができるが、しかしながら、この
ブートストラップ回路においても依然としてしきい電圧
分の降下が生じ、その電圧降下が犬である。As described above, a high voltage can be obtained by using a bootstrap circuit, but even in this bootstrap circuit, a drop corresponding to the threshold voltage still occurs, and this voltage drop is a problem.

それゆえに、この発明の主たる目的は、上述のごとくは
問題点を除き、電源電圧より高いパルス電圧を得ること
ができる半導体集積回路を提供することである。Therefore, the main object of the present invention is to provide a semiconductor integrated circuit which can obtain a pulse voltage higher than the power supply voltage without the above-mentioned problems.

この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。The above objects and other objects and features of the invention will become more apparent from the following detailed description with reference to the drawings.

第１図はこの発明の詳細な説明するための電気回路図で
ある。FIG. 1 is an electrical circuit diagram for explaining the invention in detail.

第８図はこの第１図の電気回路の動作を示す各部波形例
図である。FIG. 8 is an example diagram of waveforms of various parts showing the operation of the electric circuit of FIG. 1.

ここで、第８図を参照しながら第１図の電気回路の動作
を説明する。Here, the operation of the electric circuit shown in FIG. 1 will be explained with reference to FIG.

第８図ａに示す入力パルスを第１図の入力端子２１に印
加すると、遅延回路２３により若干遅れたパルス（第８
図ｂ）がトランジスタ２７のゲート２４に印加される。When the input pulse shown in FIG. 8a is applied to the input terminal 21 in FIG.
b) is applied to the gate 24 of the transistor 27.

まず、第１図において・状態Ｉｎのとき、トランジスタ
２７．２８は導通し、点２５および２６の電位は、第８
図Ｃおよび第８図ｄに示すように、ともにほぼＯＶであ
る。First, in FIG. 1, in state In, transistors 27 and 28 are conductive, and the potentials at points 25 and 26 are
As shown in FIG. C and FIG. 8D, both are approximately OV.

Ｕ状態１９９のとき、トランジスタ２１は導通のままで
、トランジスタ２８は遮断となり、点２６の電位のみ上
昇して（ＶＤＤ−ＶＴ）となり、コンデンサ３３に電荷
が蓄積されてその両端に前記（ＶＤＤ−ＶＴ）なる電圧
がかかる。In the U state 199, the transistor 21 remains conductive, the transistor 28 is cut off, and only the potential at the point 26 rises to (VDD-VT), charge is accumulated in the capacitor 33, and the voltage at both ends of the transistor 28 becomes (VDD-VT). VT) is applied.

・状態Ｉ−のとき、トランジスタ２７，２８ともに遮断
となり第８図Ｃに示すように点２５の電位は（ＶＤＤ−
ｖＴ）となる。- In state I-, both transistors 27 and 28 are cut off, and the potential at point 25 becomes (VDD-) as shown in FIG. 8C.
vT).

しかるに点２６側に蓄えられた電荷は、トランジスタ３
０の整流性のため、および負荷３２が第１図のごとき容
量性負荷３２の場合でかつその容量が十分小さい場合に
は、該負荷３２の容量を満たす以外には電荷は逃げ出す
ところがない。However, the charge stored on the point 26 side is
Because of the rectification property of 0, and when the load 32 is a capacitive load 32 as shown in FIG. 1 and its capacitance is sufficiently small, there is no place for the charge to escape other than filling the capacitance of the load 32.

そのため、点２６の電位は、第８図ｄに示すように点２
５の電位にａ状態■ｎのとき与えられたコンデンサ３３
の両端の電圧がほぼ加わり、はぼ２（ＶＤＤ−ＶＴ）と
なる。Therefore, the potential at point 26 is as shown in Figure 8d.
The capacitor 33 applied to the potential of 5 when in state a ■n
The voltage across both ends is almost added, and becomes approximately 2 (VDD-VT).

なお、以上の説明は、第１図の容量性負荷３２の静電容
量がコンデンキ３３の静電容量に比べて無視できるくら
い十分小さい場合を想定して説明している。The above description is based on the assumption that the capacitance of the capacitive load 32 in FIG.

それゆえ容量性負荷３２の静電容量が大きくなるにつれ
、該負荷３２で吸収される電荷量も増えるので、点２６
の電位も２（■ＤＤ−■Ｔ）よりある程度小さくなって
いく。Therefore, as the capacitance of the capacitive load 32 increases, the amount of charge absorbed by the load 32 also increases, so point 26
The potential also becomes smaller than 2 (DD-T) to some extent.

Ｕ状態ＩＶ−になると、トランジスタ２８のみ導通とな
り、点２６の電位のみほぼＯＶ（第８図ｄ）に変わる。In the U state IV-, only the transistor 28 becomes conductive, and only the potential at the point 26 changes to approximately OV (FIG. 8d).

さらに・状態Ｖ ｔｔになると、トランジスタ２７．２
８はともに導通となり、点２５゜２６はともにほぼＯＶ
になり、Ｕ状態Ｉ■に復帰する。Furthermore, when the state V tt is reached, the transistor 27.2
8 are both conductive, and points 25 and 26 are both approximately OV.
, and returns to U state I■.

実際のＭＯ８ＩＣでは、点２６に接続したトランジスタ
２８．３０のソースとドレインのＰ−Ｎ接合の逆方向電
流による漏洩があるため・・状態ＩＩＩ ｔｔのときの
点２６の電位は時間と共に減少する。In an actual MO8IC, since there is leakage due to a reverse current in the PN junction between the source and drain of the transistor 28.30 connected to the point 26, the potential at the point 26 in state III tt decreases with time.

ここで、出力端子電圧が高い状態の初期値より例えば１
割減少する時間を、ＰチャネルシリコンゲートＭＯＳト
ランジスタの典型的な値を入れて概算して見る。Here, for example, 1
The time required for the reduction to be reduced is roughly estimated using typical values of a P-channel silicon gate MOS transistor.

第７図において、点２６の電位は、コンデンサ３２．３
３に蓄積された電荷がトランジスタ２Ｂ 、３０それぞ
れのドレイン・ソースの基板との間の逆方向電流となる
ため、徐々に減少していく。In FIG. 7, the potential at point 26 is
The charges accumulated in transistors 2B and 30 become reverse currents between the drain and source substrates of transistors 2B and 30, so that the charges gradually decrease.

簡単のために、この電流は電圧に依存しないとして計算
する。For simplicity, this current is calculated as voltage independent.

この電流は形状の同じトランジスタ間でもバラツキが大
きい。This current varies greatly even between transistors of the same shape.

しかし、チャンネル長を１０μｍ１チヤンネル幅を１０
０μｍとすれば、逆方向電流は、接合にかかる電圧が一
３０Ｖのとき、１０−１０Ａ以下におさまっている。However, the channel length is 10 μm and the channel width is 10 μm.
If it is 0 μm, the reverse current will be less than 10 −10 A when the voltage applied to the junction is 130 V.

コンデンサ３３はその容量を、前述の理由で、負荷とし
てのコンデンサ３２より充分高くなる必要があり、ここ
では例えば３倍にする。The capacitance of the capacitor 33 needs to be sufficiently higher than that of the capacitor 32 as a load for the above-mentioned reason, and in this case, the capacitance is tripled, for example.

また、コンデンサ３２は、通常、次段のトランジスタの
ゲートとチャンネル間で構成され、設計により左右され
る。Further, the capacitor 32 is usually configured between the gate and channel of the next stage transistor, and depends on the design.

チャンネル長は１０μｍ１チヤンネル幅５００μｍのト
ランジスタが８個並列に接続されている場合、その容量
は約１０−”Ｆになる。When eight transistors each having a channel length of 10 .mu.m and a channel width of 500 .mu.m are connected in parallel, the capacitance is approximately 10-''F.

初期電圧をＶｏとし、時間を秒経過後の電圧をＶとし、
容量をＣとし、逆方向電流をＩＲとすると、電圧Ｖは次
式で示される。The initial voltage is Vo, the voltage after seconds has elapsed is V,
When the capacitance is C and the reverse current is IR, the voltage V is expressed by the following equation.

Ｖ＝０．９Ｖｏとなる時間をｔＯ，９とし、ｖ。The time when V=0.9Vo is set as tO,9, and v.

＝３０Ｖとすると、この時間ｔ。= 30V, this time t.

、、はつぎのようになる。（但し、Ｃはコンデンサ３□
、２の容量の４倍とした。,, becomes as follows. (However, C is capacitor 3□
, 4 times the capacity of 2.

）すなわち、この回路はＰチャンネルシリコンゲートＭ
ＯＳトランジスタで構成したとき１秒以内で動作する回
路に応用すればよい。) That is, this circuit is a P-channel silicon gate M
It may be applied to a circuit that operates within 1 second when configured with OS transistors.

ＭＯ８ＩＣの場合、この制限はそのほどきびしくないの
で応用範囲は広いといえよう。In the case of MO8IC, this restriction is not so severe, so it can be said that the range of applications is wide.

第１図において遅延回路２３は説明を容易にするため、
出力波形が入力波形を成る一定時間遅らせた理想的な回
路を仮定したが、実際のＭＯ８ＩＣでは、第９図のよう
に２段のインバータ回路の初段のゲート電極３４にコン
デンサ３５を付加した遅延回路が最も容易に得られる。In FIG. 1, the delay circuit 23 is shown as follows for ease of explanation:
Although we assumed an ideal circuit in which the output waveform delays the input waveform by a certain period of time, in the actual MO8IC, as shown in FIG. is the easiest to obtain.

この第９図に示す遅延回路の出力波形は、入力に第１０
図ａのごとき矩形パルスが加わった場合第１０図すのご
とくなる。The output waveform of the delay circuit shown in FIG.
When a rectangular pulse as shown in Figure a is applied, the result is as shown in Figure 10.

このとき、第１０図の時間遅れ（参照符号３６で示す）
以内に第１図のコンデンサ３３がトランジスタ３０によ
り充電完了する場合は前述の説明が成立つ。At this time, the time delay in FIG. 10 (indicated by reference numeral 36)
If the capacitor 33 in FIG. 1 is completely charged by the transistor 30 within a certain period of time, the above explanation holds true.

もし、充電が完了しない場合は前述の説明でかさ上げさ
れる電圧が未充電分だけ低くなる。If charging is not completed, the voltage raised in the above explanation will be lowered by the amount of uncharged battery.

逆に時間遅れ（３６）がない場合でも、第１図のトラン
ジスタ２γと２８との導通状態の相違によりコンデンサ
３３に電圧がかかり、その電圧分だけかさ上げされた出
力波形が第１図の出力端子３３に得られる。Conversely, even if there is no time delay (36), a voltage is applied to the capacitor 33 due to the difference in the conduction state between the transistors 2γ and 28 in FIG. 1, and the output waveform raised by that voltage is the output shown in FIG. obtained at terminal 33.

第１１図はこの発明の好ましい実施例を示す電気回路図
である。FIG. 11 is an electrical circuit diagram showing a preferred embodiment of the invention.

これは、第１図のととくの基本回路が多段接続されたも
のであり、遅延回路２３゜２３．２３．・・・・・・２
３は順次具なる遅延時間に選ばれているものである。This is a multistage connection of the particular basic circuit shown in FIG. 1, with delay circuits 23°, 23.・・・・・・2
3 are sequentially selected as specific delay times.

すなわち、入力されるパルス信号は、まず最初の段の駆
動用ＭＯ８ｔ−ランジスタに与えられ、順次の遅延時間
を有して各段の駆動用ＭＯＳトランジスタに与えられる
。That is, the input pulse signal is first applied to the driving MO8t-transistor of the first stage, and then applied to the driving MOS transistors of each stage with sequential delay times.

このように構成することによって、第１１図の回路出力
には、原理上は、（ｖＤＤ ＶＴ）に段数を乗じた値
をパルス高さとする出力電圧パルスが得られる。With this configuration, an output voltage pulse whose pulse height is, in principle, the value obtained by multiplying (vDD VT) by the number of stages can be obtained from the circuit output of FIG. 11.

実際には、電圧が高くなる（絶対値）につれてＰ−Ｎ接
合の逆方向漏洩電流の急増やＰ−Ｎ接合の絶縁破壊など
が起きるためにパルス高さは成る程度制限される。In reality, as the voltage becomes higher (absolute value), the reverse leakage current of the P-N junction rapidly increases and the dielectric breakdown of the P-N junction occurs, so that the pulse height is limited to some extent.

これまでＭＯ８ｔ−ランジスタで構成した回路について
述べてきたが、第１２図に示すように、第１図に示すこ
の発明の原理を表わす電気回路において、トランジスタ
２９，３０の代りに半導体整流器などの整流性負荷３７
，３Ｂでも、また、トランジスタ２γ、２８の代りにバ
イポーラトランジスタ３９．４０などの制御電極を持っ
た素子でも同様の回路を実現し得るため、この発明の実
施例（第１１図の回路）をこれら整流性負荷、バイポー
ラトランジスタによって構成し得る。Up to now, we have described a circuit composed of MO8t-transistors, but as shown in FIG. 12, in the electric circuit expressing the principle of this invention shown in FIG. Sexual load 37
, 3B, and elements having control electrodes such as bipolar transistors 39 and 40 in place of the transistors 2γ and 28, therefore, the embodiment of the present invention (the circuit shown in FIG. 11) can be modified from these. The rectifier load may be configured by a bipolar transistor.

以上のように、この発明によれば、出力パルスの振幅が
電源電圧よりも大きくできるパルス回路が得られ、非常
に広汎に利用できる。As described above, according to the present invention, a pulse circuit can be obtained in which the amplitude of the output pulse can be larger than the power supply voltage, and can be used in a very wide range of applications.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の背景となるツリーデコーダ回路を示
す電気回路図である。 第２図はこのツリーデコーダの１つの選択枝を示し、第
３図はＭＯＳトランジスタを示す。 第４図は一般的なインバータ回路を示す。 第５図はこの発明の興味ある従来技術としてのブートス
トラップ回路を示す電気回路図である。 第６図は第５図の動作を示す各部波形例図である。 第１図はこの発明の基本原理を示す電気回路図である。 第８図は第１図の動作を示す各部波形例図である。 第９図は遅延回路の好ましい実施例を示す電気回路図で
ある。 第１０図は第９図の動作を示す各部波形例図である。 第１１図はこの発明の好ましい実施例を示す電気回路図
である。 第１２図はこの発明の基本原理を示す第１図の他の回路
構成図である。 図において、２１は入力端子、２３は遅延回路、２１〜
３０はＭＯ８Ｉ−ランジスタ、３１は出力端子、３２は
容量性負荷、３７．３Ｂは整流性負荷、３９．４０は制
御電極付素子を示す。FIG. 1 is an electrical circuit diagram showing a tree decoder circuit which is the background of this invention. FIG. 2 shows one option of this tree decoder, and FIG. 3 shows MOS transistors. FIG. 4 shows a general inverter circuit. FIG. 5 is an electrical circuit diagram showing a bootstrap circuit as an interesting prior art of the present invention. FIG. 6 is an example diagram of waveforms of various parts showing the operation of FIG. 5. FIG. 1 is an electrical circuit diagram showing the basic principle of the invention. FIG. 8 is an example diagram of waveforms of various parts showing the operation of FIG. 1. FIG. 9 is an electrical circuit diagram showing a preferred embodiment of the delay circuit. FIG. 10 is an example diagram of waveforms of various parts showing the operation of FIG. 9. FIG. 11 is an electrical circuit diagram showing a preferred embodiment of the invention. FIG. 12 is another circuit diagram of FIG. 1 showing the basic principle of the invention. In the figure, 21 is an input terminal, 23 is a delay circuit, 21 to
30 is a MO8I-transistor, 31 is an output terminal, 32 is a capacitive load, 37.3B is a rectifying load, and 39.40 is an element with a control electrode.

Claims (1)

【特許請求の範囲】 １ 人力′パルスが与えられる入力端子、前記入力パル
スを所定時間遅延させる遅延手段、前記入力パルスに直
接応答して導通制御される整流性負荷素子とスイッチン
グ素子とからなる第１の回路手段、 前記遅延手段により遅延されたパルスに応答して導通制
御される整流性負荷素子とスイッチング素子とからなる
第２の回路手段を有し、 前記第１の回路手段を構成する前記整流性負荷素子とス
イッチング素子との接続点と、前記第２の回路手段を構
成する前記整流性負荷素子とスイッチング素子との接続
点との間に電荷蓄積手段が接続された半導体集積回路で
あって、 前記第１の回路手段、前記第２の回路手段および前記電
荷蓄積手段の組合わせからなる回路を複数段接続し、か
つ前記遅延手段の遅延時間をそれぞれ異ならせたことを
特徴とする、半導体集積回路。[Scope of Claims] 1. A terminal comprising an input terminal to which a human power pulse is applied, a delay means for delaying the input pulse for a predetermined time, and a rectifying load element and a switching element whose conduction is controlled in direct response to the input pulse. a second circuit means comprising a rectifying load element and a switching element whose conduction is controlled in response to the pulse delayed by the delay means, the circuit means constituting the first circuit means; A semiconductor integrated circuit in which a charge storage means is connected between a connection point between a rectifying load element and a switching element and a connection point between the rectifying load element and the switching element constituting the second circuit means. A plurality of circuits each consisting of a combination of the first circuit means, the second circuit means, and the charge storage means are connected in multiple stages, and the delay times of the delay means are made different, respectively. Semiconductor integrated circuit.