JPS592924B2 - Sequencer input/output control circuit - Google Patents
Sequencer input/output control circuitInfo
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- JPS592924B2 JPS592924B2 JP53134815A JP13481578A JPS592924B2 JP S592924 B2 JPS592924 B2 JP S592924B2 JP 53134815 A JP53134815 A JP 53134815A JP 13481578 A JP13481578 A JP 13481578A JP S592924 B2 JPS592924 B2 JP S592924B2
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- transmission
- input
- check code
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Description
【発明の詳細な説明】
本発明は複数個の被制御装置をシーケンス制御するプロ
グラマプルシーケンサの入出力データ伝送回路の改良に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in an input/output data transmission circuit for a programmable sequencer that sequentially controls a plurality of controlled devices.
従来は第1図に示すように、並列入出力および左右のシ
フトが可能なシフトレジスタSR1・・・SRnにそれ
ぞれの入力回路INI・・・INnから入力データを並
列で取り込み、シーケンサ本体SQの記憶部MEにシリ
アル伝送し、記憶部MEに入つているプログラムでこれ
らの入力データを演算処理してその結果を記憶部MEに
格納し、これらの結果データを出力データとして各シフ
トレジスタSR1・・・ SRnにシリアル伝送して、
それぞれの出力回路OUTに並列で送り出し、各被制御
装置DVI・・・DVnを制御していた。Conventionally, as shown in Fig. 1, input data is taken in parallel from the respective input circuits INI...INn into shift registers SR1...SRn, which are capable of parallel input/output and left/right shifting, and stored in the sequencer main body SQ. These input data are serially transmitted to the memory section ME, and the program stored in the memory section ME performs arithmetic processing on these input data, and the results are stored in the memory section ME.These result data are used as output data to be sent to each shift register SR1... Serial transmission to SRn,
The signal was sent out in parallel to each output circuit OUT to control each controlled device DVI...DVn.
しかし第1図の従来回路は、シフトレジスタSR1・・
・ SRnのどれかに不良が発生したり、伝送線が切断
したりした場合などに、伝送回路の異常を検出する機構
がないという欠点があり、また被制御装置の接続数を変
更する際に、伝送りロック数をその都度手動で変更しな
ければならず面倒である上に誤操作し易いという欠点が
あつた。本発明は上記の問題点を解決することを目的と
するものである。本発明を第2図の実施例により説明す
ると、複数個の被制御装置DVI・・・DVnを接続さ
れたシーケンサ本体SQに、プログラム、入出力データ
、チェックコード等を記憶する記憶部MEと、入力デー
タをプログラムに従つて演算処理する演算部ALと、チ
ェックコード用シフトレジスタCRとチェックコードを
判別する比較部CMと、伝送りロックをカウントするカ
ウンタCNと、これらを制御する制御部CTとを有し、
各被制御装置DVI・・・DVnに設けられた直列入出
力および並列入出力可能な伝送用シフトレジスタSR1
・・・ SRnを直列に連結して、シーケンサ本体SQ
の記憶部MEから各伝送用シフトレジスタSR1・・・
SRnを通り、チェックコード用シフトレジスタCR
を経て記憶部MEに戻るデータ伝送ループを形成し、運
転開始時に先ず複数ビツトで構成されたチエツクコード
を伝送して、チエツクコード用シフトレジスタCRにチ
エツクコードを受信する迄の伝送りロツク数をカウント
せしめ、このカウント数を入出力データ伝送時の所要ク
ロツク数として用いると共に、各伝送用シフトレジスタ
SRl・・・SRnから取り込む入力データ列の最後尾
および各伝送用シフトレジスタSRl・・・SRnに送
り込む出力データ列の先頭にチエツクコードを付加せし
めて成るシーケンサの入出力制御回路である。However, in the conventional circuit shown in FIG. 1, the shift register SR1...
- There is a drawback that there is no mechanism to detect an abnormality in the transmission circuit in the event that a defect occurs in one of the SRn or the transmission line is disconnected. However, the number of transmission locks must be manually changed each time, which is troublesome and is prone to erroneous operation. The present invention aims to solve the above problems. The present invention will be described with reference to the embodiment shown in FIG. 2. A sequencer main body SQ to which a plurality of controlled devices DVI...DVn are connected includes a storage section ME that stores programs, input/output data, check codes, etc.; An arithmetic unit AL that processes input data according to a program, a check code shift register CR, a comparison unit CM that determines the check code, a counter CN that counts transmission locks, and a control unit CT that controls these. has
Transmission shift register SR1 capable of serial input/output and parallel input/output provided in each controlled device DVI...DVn
... Connect SRn in series and connect the sequencer main body SQ.
from the storage unit ME to each transmission shift register SR1...
Pass through SRn, check code shift register CR
A data transmission loop is formed which returns to the storage unit ME via This counted number is used as the required number of clocks during input/output data transmission, and is also applied to the end of the input data string taken in from each transmission shift register SRl...SRn and to each transmission shift register SRl...SRn. This is an input/output control circuit for a sequencer that adds a check code to the beginning of an output data string to be sent.
次に第2図の本発明回路について、その動作を説明する
。Next, the operation of the circuit of the present invention shown in FIG. 2 will be explained.
装置の電源が投入された時、記憶部MEの出力データ格
納部はクリアされるようになつており、運転開始時に先
ず空の出力データ伝送から行なわれる。最初に制御部C
Tからクリア信号aによつて全て伝送用シフトレジスタ
SRl・・・SRnをクリアし、次に伝送りロツクbと
同期してチエツクコードを送り出し、それに続いて順次
出力データを送り出す。この場合データの内容は全てO
である。チエツクコード用シフトレジスタCRの内容を
比較部CMで常時チエツクし、チエツクコードが受信さ
れると、比較部CMより制御部CTにチエツクコード受
信信号cが送られ、出力データの伝送を完了する。この
ときカウンタCNは、ここまでの伝送りロツク数をカウ
ントし、次の入力伝送用に保持しておく。入力データ取
り込み時には、先ず制御部CTから各伝送用シフトレジ
スタSRl・・・SRnにロード信号dを送り、それぞ
れの入力回路1N1・・・INnから入力データを取り
込み、次に伝送りロツクに同期してこれらの入力データ
をシリアル伝送し、順次記憶部MEに書込んでいく。ま
た同時に記憶部MEからチエツクコードを入力データ列
の最後尾に続けて伝送する。このときカウンタCTは、
出力データ伝送時に伝送りロツクをカウントアツプした
値からカウントダウンし、0にもどると制御部CTに伝
送完了信号eを送り、入力データの伝送を完了する。ま
た同時に比較部CMからもチエツクコード受信信号cが
送られ、伝送系に異常のないことが確認される。これら
の入カデータがプログラムにしたがつて演算部ALで演
算され、記憶部MEから出力データとして伝送される時
は、前記のようにチエツクコードを先頭にしてクロツク
に同期して伝送され、チエツクコード受信信号cによつ
て伝送を完了し、各出力回路0UT1・・・0UTnに
出力されてそれによつて被制御回路DVl・・・DVn
が制御されるのである。本発明は上述のように構成され
ており、チエツクコードによりデータ伝送系の不良発生
を常に監視することができるので、故障が発生しても被
制御装置にトラブルが発生するのを未然に防止できる利
点があり、また入出力装置の接続数が変り、伝送用レジ
スタの数が変つても伝送りロツク数は自動的に変更され
、操作ミスがなくなり、トラブルを防止することができ
る利点がある。When the power of the apparatus is turned on, the output data storage section of the memory section ME is cleared, and at the start of operation, empty output data transmission is first performed. First, control section C
All transmission shift registers SRl...SRn are cleared by clear signal a from T, and then a check code is sent out in synchronization with transmission lock b, followed by sequential output data. In this case, all data contents are O
It is. The contents of the check code shift register CR are constantly checked by the comparator CM, and when the check code is received, a check code reception signal c is sent from the comparator CM to the control unit CT, completing the transmission of output data. At this time, the counter CN counts the number of transmission locks so far and holds it for the next input transmission. When input data is taken in, first, the control unit CT sends a load signal d to each transmission shift register SRl...SRn, the input data is taken in from each input circuit 1N1...INn, and then the transfer registers are synchronized with the transmission lock. These input data are serially transmitted and sequentially written into the storage unit ME. At the same time, a check code is transmitted from the storage unit ME following the end of the input data string. At this time, the counter CT is
At the time of output data transmission, the transmission lock is counted down from the counted up value, and when it returns to 0, a transmission completion signal e is sent to the control unit CT, and the input data transmission is completed. At the same time, a check code reception signal c is also sent from the comparator CM, confirming that there is no abnormality in the transmission system. When these input data are calculated in the calculation unit AL according to the program and transmitted as output data from the storage unit ME, they are transmitted in synchronization with the clock with the check code at the beginning as described above. The transmission is completed by the received signal c, and is output to each output circuit 0UT1...0UTn, thereby controlling the controlled circuit DVl...DVn.
is controlled. The present invention is configured as described above, and since the occurrence of a failure in the data transmission system can be constantly monitored using the check code, it is possible to prevent trouble from occurring in the controlled device even if a failure occurs. Furthermore, even if the number of connected input/output devices changes or the number of transmission registers changes, the number of transmission locks is automatically changed, eliminating operational errors and preventing troubles.
第1図は従来例の概略プロツク図、第2図は本発明回路
の実施例を示す概略プロツク図である。FIG. 1 is a schematic block diagram of a conventional example, and FIG. 2 is a schematic block diagram showing an embodiment of the circuit of the present invention.
Claims (1)
、プログラム、入出力データ、チェックコード等を記憶
する記憶部と、入力データをプログラムに従つて演算処
理する演算部と、チェックコード用シフトレジスタとチ
ェックコードを判別する比較部と、伝送クロックをカウ
ントするカウンタと、これらを制御する制御部とを有し
、各被制御装置に設けられた直列入出力および並列入出
力可能な伝送用シフトレジスタを直列に連結して、シー
ケンサ本体の記憶部から各伝送用シフトレジスタを通り
、チェックコード用シフトレジスタを経て記憶部に戻る
データ伝送ループを形成し、運転開始時に先ず複数ビッ
トで構成されたチェックコードを伝送して、チェックコ
ード用シフトレジスタにチェックコードを受信する迄の
伝送クロック数をカウントせしめ、このカウント数を入
出力データ伝送時の所要クロック数として用いると共に
、各伝送用シフトレジスタから取り込む入力データ列の
最後尾および各伝送用シフトレジスタに送り込む出力デ
ータ列の先頭にチェックコードを付加せしめて成るシー
ケンサの入出力制御回路。1 A sequencer body connected to multiple controlled devices includes a storage unit that stores programs, input/output data, check codes, etc., an arithmetic unit that processes input data according to the program, and a shift register for check codes. A transmission shifter capable of serial input/output and parallel input/output is provided in each controlled device, and has a comparison unit for determining the check code, a counter for counting the transmission clock, and a control unit for controlling these. The registers are connected in series to form a data transmission loop from the memory section of the sequencer main body, through each transmission shift register, through the check code shift register, and back to the memory section. After transmitting the check code, the check code shift register counts the number of transmission clocks until the check code is received, and uses this count as the required number of clocks when transmitting input/output data, and also A sequencer input/output control circuit that adds a check code to the end of the input data string to be taken in and to the beginning of the output data string to be sent to each transmission shift register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53134815A JPS592924B2 (en) | 1978-10-31 | 1978-10-31 | Sequencer input/output control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53134815A JPS592924B2 (en) | 1978-10-31 | 1978-10-31 | Sequencer input/output control circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5561808A JPS5561808A (en) | 1980-05-09 |
JPS592924B2 true JPS592924B2 (en) | 1984-01-21 |
Family
ID=15137130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53134815A Expired JPS592924B2 (en) | 1978-10-31 | 1978-10-31 | Sequencer input/output control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS592924B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS644825U (en) * | 1987-06-30 | 1989-01-12 | ||
JPH0243424U (en) * | 1988-09-20 | 1990-03-26 | ||
JPH0373674U (en) * | 1989-11-21 | 1991-07-24 |
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JPS58119026A (en) * | 1982-01-08 | 1983-07-15 | Omron Tateisi Electronics Co | Input and output data transmission system of programmable controller |
JPS58123106A (en) * | 1982-01-14 | 1983-07-22 | Omron Tateisi Electronics Co | Input and output unit of programmable controller |
JPS58155405A (en) * | 1982-03-10 | 1983-09-16 | Omron Tateisi Electronics Co | Input/output device of programmable controller |
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-
1978
- 1978-10-31 JP JP53134815A patent/JPS592924B2/en not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
JPS5561808A (en) | 1980-05-09 |
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