JPS5927675A

JPS5927675A - シエ−デイング補正方式

Info

Publication number: JPS5927675A
Application number: JP57136680A
Authority: JP
Inventors: Takahiko Abe; 安部　隆彦
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-08-04
Filing date: 1982-08-04
Publication date: 1984-02-14
Also published as: US4520395A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、ファクシミリ装置やｏ　ｃ　ｌｔ　（光学
的文字読取装置）に使用されている光電変換素子の出力
に発生するシェーディングを補正するだめの方式に関す
るものである。

〔発明の技術的背景〕

光電変換素子の出力信号は、第１図のように、素子の長
手方向の端部の部分で出力レベルが低下する。現象−シ
ェーディング−を発生する。この原因は様々あるが、特
にレンズの周縁による影響や光源として螢光灯を使用し
たことによる影響が知られている。

このようなシェーディングに対して、従来は原稿や帳票
から光を集める役割のレンズの前に、補正板を設置し、
シェーディング補正を行っていた。

〔背景技術の問題点〕

しかし、このような手法では、補正板が固定化されるの
で、螢光灯が経時変化によシ劣化し特性が変化しても、
これに対応することが不可能であった。更に、個々のフ
ァクシミリ装置等に実装されるレンズや補正板は夫々個
別の特性を有するものであるから、個々の装置毎に調整
を必要とし、製作工数を多くしていた。

〔発明の目的〕

本発明は、上記のような欠点に鑑みなされたもので、そ
の目的は、螢光灯等の特性の経時変化にも対応でき、か
つ、装置製作時の調整を必要としないシェーディング補
正方式を提供することである。

〔発明の概要〕

そこで、本発明では、主走査方向の光電変換セルに対応
した容量の記憶部と、光電変換素子から送出された各セ
ルに対応する信号と記憶部内の対応する信号とを比較し
、大きい方の信号を出方する比較部とを具備させて、記
憶部に比較部からの比較結果に基づいて副走査方向につ
いて各セル毎の最大値の信号を格納するようにし、これ
に基づいて光電変換素子から出力された信号を補正する
ようにした。

〔発明の実施例〕

以下、図面を一照して本発明の詳細な説明する。

第２図は、本発明の詳細な説明するだめのブロック図で
あシ、同図において、１は光電変換素子を示す。この光
電変換素子１は、例えば、ｃｃＤ（Ｃｈａｒｇｅ　Ｃｏ
ｕｐｌｅｄ　Ｄｅｖｉｃｅ　）であって、そのセル数は
Ａ列４番の原稿に対して１７２８個のものが用いられ、
Ｂ列４番の原稿に対して２０４８個のものが用いられる
。また、光電変換素子１は、走査部２が出力するスター
ト信号によって動作を開始し、走査部２が出力するクロ
ックに基づいて各セル毎の信号が順次出力されるように
なされている。

光電変換素子１から出力された信号は、Ａ／Ｄ変換器３
へ到るように構成され、このＡ／Ｄ変換器３によってア
ナログ信号が例えば８ビツトのディジタル信号に変換さ
れ出力される。

Ａ／Ｄ変換器３の出力信号は比較部４へ取シ込まれるよ
うに構成されている。この比較部４は記憶部５から出力
された信号とＡ／Ｄ変換器３から出力された信号とを比
較し大きい信号を出力するように構成されている。

また、記憶′部５は光電変換素子１のセル数に対応した
アドレスを有するもので、光電変換素子１のセル数が、
１７２８個のときは１７２８番地、２０４８個のときに
は２０４８番地のアドレスを有する。更に、記憶部５に
対してカウンタ６がアドレス指定を行うようになってい
て、カウンタ６は走査部２が出力するスタート信号によ
りリセットされ、クロックによりアドレスをカウントア
ツプされる。

従って、光電変換素子１からあるセルに対応する信号が
出力されたときには、走査部２が出力するクロックによ
って、そのセルに対応したアドレスが上記の信号の出力
と同期してカウンタ６から出力されるように構成されて
いる。

具体的には、第３図に示されるように、比較部４は、比
較器４１とゲート群４２とインバータ４３とから構成さ
れる。比較器４１は、Ａ／Ｄ変換器３から出力された８
ビツトの信号Ａと、記憶部５から出力された８ビツトの
信号Ｂとを比較し、Ａ＞Ｂが成立すると信号線４４を介
して「Ｈ」の信号を出力し、かつ、信号Ａ、Ｂをゲート
群４２へ出力するように構成されている。

ゲート群４２は、信号Ａ、Ｂ中の、対応する各１ビツト
に対して図のようなアンドゲート４５　、４６、オアゲ
ート４７、インバータ４８の組合せゲートを１組づつ、
合計８組用意しである。そして、信号Ａ中の１ビツトが
アンドゲート４５の入力端子４５ｉに入力され、信号Ｂ
中の１ビツトがアンドゲート４６の入力端子４６ｉに入
力されるようになっている。

また、アンドゲート４５の他の入力端子にはインノ（−
タ４８を介して、アンドゲート４６の他の入力端子には
直接的に、外部のインバータ４３からゲート信号が与え
られるようになっている。更に、アントゲ−）　４５　
、４６の出力信号はオアゲート４７を介して記憶部５へ
出力されるようになされている。

従って、比較器４１から信号ｆｔＭ４４を介して［Ｈ」
の信号が出力されると、アンドゲート４６は禁止状態と
されるから、比較器４］が出力した信号Ａはゲート群４
２を通過し、記憶部５に書き込まれる。逆に、信号線４
４に「Ｌ」の信号が出力されると、比較器４】から出力
された信号Ｂがゲート群４２を介して記憶部５に書き込
まれることになる。

衿び、第２図に戻って説明する。

記憶部５の出力信号は補正値が格納されたＲＯＭである
補正用メモリ８を介して乗算器７に入力され、一方、Ａ
／Ｄ変換器３の出力信号は直接に１乗算器７に入力され
、これらは乗算されて出力されるように構成されている
。

上記の補正用メモリ８に対して、記憶部５０８ビツト（
０〜２５５）の出力がアドレスとして働き、補正用メモ
リ８からは１４ヒツ　ｌ−（０−１，６３８３）の出方
が乗算器７に与えられるようになっている。具体的には
、補正用メモリ８の入力（アドレス）をＸ１出力（格納
されているデータ）をｙとすると、Ｖ＝　　　　（ａ：定数）・旧・・・・・・・・（１）
を満足するように、補正用メモリ８のデータが書き込ま
れているものとする。ただし、ｘ＝０のとき、ｙ＝０で
ある。今、システムの股引上、乗算器７の出力を後の処
理で扱い易いように考慮して、（１）式のａを例えば１
６３８４に設定したとする。すると％Ｘ（アドレス）が
１のときには、１６３８４であるが、１６３８３を補正
用メモリ８のデータとして格納する。以下、四捨五入に
ょシ、補正用メモリ８の各アドレスに対応させて夫々デ
ータを格、納しておく。この結果、例えば、アドレス９
６にはデータ１７１（（１）式によると、ｙ＝１７０．
６）、アドレス１２８にはデータ１２８（（１）式によ
ると、ｙ＝１２８）、アドレス１９２にはデータ８５　
（（１）式によると、ｙ＝８５．３　）が夫々格納され
る。

以上のように構成された回路は、例えば、原稿又は帳祭
の上部に白地の部分があることを期待して、文字領域以
前において動作させておけば、記憶部５には、シェーデ
ィングを含めた白色に対する応答のディジタル信号か各
セルに対応して格納されていることＫなる。

例えば、光電変換素子の左端部のＬ点のセルに対応して
記憶部５に９６が格納され、それよシもやや中央のＭ点
のセルに対応して記憶部５に１２８が格納され、はぼ中
央のＮ点のセルに対応して記憶部５に１９２が格納され
たものとする。次に、実際の動作となって、白紙を読み
取ったときに、上記り点のセルに対応してＡ／Ｄ変換器
３がら出力として９６が送出されたとする。するとカウ
ンタ６がアドレス指定して、記憶部５からは、予め格納
されていたデータ９６が出力され、補正用メモリ８のア
ドレスとなって働く。これにょシ、補正用メモリ８から
はアドレス９６に対応してデータ１７１が出力され乗算
器７へ到る。一方、乗算器７へはＡ／Ｄ変換器３から９
６が与えられ、乗算器７では１７１×９６＝１６４１６
の計算が行なわれ、１６４１６が出力される。また、Ｍ
点のセルに対応してＡ／Ｄ変換器３から出力として１２
８が送出されると、上記と同様の動作によシ、乗算器７
からは（１２８Ｘ１２８＝）１６３８４が出力される。

更に、Ｎ点のセルに対応してＡ／Ｄ変換器３から出力と
して１９２が送出されると、上記と同様の動作にょシ、
乗算器７からは（１９２Ｘ８５＝）１６３２０が出力さ
れる。

これによシ、同一の光電変換素子の各セルの出力は、は
ぼ一定となシェ−ディングが補正されることがわかる。

もちろん、原稿が灰色等の場合、上記の各Ｌ１Ｍ％Ｎ点
に対応したセルの応答も低下するはずであり、この時も
、上記回路の出方値はほぼ一定に補正されて出力される
。例えば、Ｌ点、Ｍ点、Ｎ点で夫々、上記白紙に対する
応答の場合の半分の応答、４８　、６４　、９６が得ら
れたとする。すると、Ｌ点のとき、乗算器７にはＡ／Ｄ
変換器３から４８と、補正用メモリ８から１７１とが与
えられ、同様にＭ点のときには、乗算器７には、６４と
１２８とが与えられ、Ｎ点のときには乗算器７には、９
６と８５とが与えられる。従って、Ｌ点、Ｍ点、Ｎ点に
対応する乗算器７の出力は、夫々、８２０８．８１９２
．８１６０となυはぼ一定となる。

次に、ある時間が経過して、第２図の回路が動作させら
れると、先ずその時の白紙に対する各セルの応答のデー
タが記憶部５に格納される。そして、実際の動作時には
、この格納されたデータが補正用メモリ８のアドレスと
して働き、上記と同様の動作がなされ、同様にシェーデ
ィングは自動的に補正される。

尚、上記回路の動作開始時期は、特に限定されないが、
原稿の搬送路や搬送ローラが白色である場合には装置の
電源が投入されることにより動作するようにしておけば
、記憶部５内に白色に対応する応答の信号を予め格納で
きる。

〔発明の効果〕

以上説明したように、本発明によれば、補正のだめの回
路が動作する毎に新らたな応答の信号が記憶部に格納さ
れるから、螢光灯等の経時的劣化に対応でき的確な補正
を行うことができる。また、複数の副走査ラインにわた
る白信号の最大値を取る事によシ、ローラのよごれ、あ
るいは紙のよごれなどの影響を避ける事ができる。

更に、回路が自動的に補正を行うので、装置例々に対す
る製作時における調整が不要となり、工数を少なくでき
る。

【図面の簡単な説明】

第１図はシェーディングを説明するだめの図、第２図は
本発明を説明するためのブロック図、第３図は第２図の
要部ブロック図である。１・・・光電変換素子３・・・Ａ／Ｄ変換器４・・・比較部５・・・記憶部７・・・乗算器８・・・補正用メモリ

Claims

【特許請求の範囲】

（１）　　主走査方向の光電変換セルに対応した容置の
記憶部と、光電変換素子から送出された各セルに対応す
る信号と前記記憶部の対応する信号とを比較し、大きい
方の信号を出力する比較部とを具備し、前記記憶部には
前記比較部からの比較結果に基いて副走査方向について
最大値の信号が格納され、前記記憶部に格納された各セ
ル毎の最大値の信号に基づいて前記光電変換素子から出
力された信号を補正することを特徴とするシェーディン
グ補正方式。
（２）比較部は、光電変換素子が出力しディジタル化さ
れた信号と記憶部から帰還されたディジタル信号とを比
較するものであシ、前記光電変換素子が出力しディジタ
ル化された信号と前記記憶部から出力され補正されたデ
ィジタル信号とを乗算してシェーディング補正を行うこ
とを特徴とする特許請求の範囲第（１）項記載のシェー
プインク補正方式。
（３）光電変換素子が必要とする原稿、帳票の光電変換
を開始するに先立って、記憶部内に白色に対応する信号
が格納されるよう予備動作を行なわせ、この結果、記憶
部内に格納された信号に基づいて前記光電変換素子から
出力された信号を補正することを特徴とする特許請求の
範囲第（１）項又は第（２）ＪＪ記載のシェーディング
補正方式。