JPS5927531B2 - Channel selection device - Google Patents

Description

【発明の詳細な説明】 本発明は、位相ロックループ（以下、ＰＬＬと称す）周
波数シンセサイザを含む、テレビジョン受像機やラジオ
受信機等の選局装置に関するもので、特に低消費電力化
を目的としたものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a channel selection device for television receivers, radio receivers, etc., which includes a phase-locked loop (hereinafter referred to as PLL) frequency synthesizer, and is particularly aimed at reducing power consumption. That is.

第１図に従来例を示す。FIG. 1 shows a conventional example.

これを説明すると、電圧制御局部発振器１、プリスケー
ラ２、プログラマブル分周器３、位相比較器４、低域Ｐ
波器５、ＰＬＬ／ＡＦＴ切替器６からなるループを有し
、基準発振器７の出力を基準分周器８で分周して、位相
比較器４の一方の端子に加えるとともに、入力装置９に
よって制御されるコード変換器１０の出力コードで、プ
ログラマブル分周器３の分周比を決めて、その出力を位
相比較器４の他方の入力とすることにより、選局希望の
局部発振周波数を合成するようになっている。To explain this, voltage controlled local oscillator 1, prescaler 2, programmable frequency divider 3, phase comparator 4, low frequency P
The output of the reference oscillator 7 is divided by the reference frequency divider 8 and applied to one terminal of the phase comparator 4. The frequency division ratio of the programmable frequency divider 3 is determined by the output code of the controlled code converter 10, and the output thereof is used as the other input of the phase comparator 4 to synthesize the local oscillation frequency desired for tuning. It is supposed to be done.

高周波入力は高周波増幅器１１で増幅され、その出力は
局部発振器１の出力と混合器１２で混合される。The high frequency input is amplified by a high frequency amplifier 11, and its output is mixed with the output of the local oscillator 1 by a mixer 12.

混合して得られた出力すなわち中間周波信号は、中間周
波増幅器１３を経て周波数弁別器１４に加えられる。The output obtained by mixing, that is, an intermediate frequency signal, is applied to a frequency discriminator 14 via an intermediate frequency amplifier 13.

周波数弁別された出力は低域ｐ波器１５でＰ波されてＡ
ＦＴ（自動微調整）信号となり、ＰＬＬ／ＡＦＴ切替器
６の一方の入力となる。The frequency-discriminated output is converted into a P-wave by a low-frequency p-wave generator 15, and then output as A.
This becomes an FT (automatic fine adjustment) signal and becomes one input of the PLL/AFT switch 6.

ＰＬＬ／ＡＦＴ切替制御器１６は、入力装置９、位相ロ
ック検出器１７および出力回路１９の各出力を入力とし
、その出力でＰＬＬ／ＡＦＴ切替器６を制御する。The PLL/AFT switching controller 16 receives the outputs of the input device 9, the phase lock detector 17, and the output circuit 19, and controls the PLL/AFT switching device 6 with the outputs thereof.

入力装置９からの入力によって、ＰＬＬ／ＡＦＴ切替器
６は選局装置をＰＬＬモードにし、位相ロック検出器１
７からの入力によつ１ で、ＡＦＴモードに、出力回路
１９からの入力によって、再びＰＬＬモードに切替える
。In response to the input from the input device 9, the PLL/AFT switch 6 sets the channel selection device to PLL mode and switches the phase lock detector 1 to the PLL mode.
The input from the output circuit 19 switches to the AFT mode at 1, and the input from the output circuit 19 switches to the PLL mode again.

ここで、入力装置９は選局開始を、位相ロック検出器１
７はＰＬＬがロック状態に入ったことを、出力回路１９
は外乱により選局装置が離調したことを検出するものと
する。Here, the input device 9 instructs the phase lock detector 1 to start tuning.
7 is the output circuit 19 that indicates that the PLL has entered the lock state.
shall detect that the tuning device is out of tune due to disturbance.

なお、出力装置２０はテレビジョン受像機にあってはブ
ラウン管、ラジオ受信機にあってはスピーカである。Note that the output device 20 is a cathode ray tube in a television receiver, and a speaker in a radio receiver.

以上の従来例は、同調のプリセットが不要なこと、チャ
ンネル番号や受信周波数をデジタル表示・ ができるこ
と、到来送信波のオフセット周波数を補正できることな
どの利点を有する。The above-described conventional example has advantages such as not requiring presetting of tuning, being able to digitally display the channel number and receiving frequency, and being able to correct the offset frequency of the incoming transmitted wave.

しかし、プリスケーラ２にはエミッタ結合ロジック（Ｅ
ＣＬ）が用いられ、かつ処理周波数が高いので、大きな
消費電力を必要とする。However, prescaler 2 has emitter-coupled logic (E
CL) is used and the processing frequency is high, so it requires large power consumption.

このためポータプルテレビジョン受像機やポータプルラ
ジオ受信機のように、受信機の電源に電池が用いられて
いる場合には電池の短寿命化が問題となる。For this reason, when a battery is used as a power source for the receiver, such as in a portable television receiver or a portable radio receiver, shortening of the battery life becomes a problem.

本発明は、そのような鑑点から、低消費電力化を図るよ
うにしたものである。In view of this, the present invention aims to reduce power consumption.

以下、本発明を図示の実施例に基いて説明する。Hereinafter, the present invention will be explained based on illustrated embodiments.

なお、第２図において、符号の１から２０で示される各
ブロックは第１図で説明したものと同じものであり、か
つ、動作も同様であるので、それらについての説明は省
略する。Incidentally, in FIG. 2, the blocks designated by numerals 1 to 20 are the same as those explained in FIG. 1, and their operations are also the same, so a description thereof will be omitted.

第２図において、グリスケーラ電源制御器２１はＰＬＬ
／ＡＦＴ切替制御器１６によって制御されて、グリスケ
ーラ電源端子２２からの電流をプリスケーラ２へ流した
り断ったりする。In FIG. 2, the grease scaler power controller 21 is a PLL
/AFT switching controller 16 controls the current from the grease scaler power supply terminal 22 to flow to the prescaler 2 or cut it off.

いま、入力装置９から選局希望の局のチャンネル番号ま
たは送信周波数を入力すると、ＰＬＬ／ＡＦＴ切替制御
器１６は選局装置をＰＬＬモードにすると共に、プリス
ケーラ電源制御器２１を制御して、グリスケーラ電源端
子２２からプリスケーラ２に電流を供給する。Now, when the channel number or transmission frequency of the desired station is input from the input device 9, the PLL/AFT switching controller 16 sets the channel selection device to PLL mode, controls the prescaler power supply controller 21, and switches on the grease scaler. A current is supplied from the power supply terminal 22 to the prescaler 2.

グリスケーラ２は局部発振器１の出力を分周するが、こ
のとき大電流を消費する。The grease scaler 2 divides the output of the local oscillator 1, but consumes a large amount of current at this time.

例えばテレビジョン受像機で用いられているもの（入力
Ｉ ＧＨｚ 、分周比１／２５６ ）で、電源電圧６．
８ｖにおいて標準で６９７ＦＬＡ、最大で９０ ｍＡの
電流を必要とする。For example, it is used in television receivers (input I GHz, frequency division ratio 1/256), and the power supply voltage is 6.
Requires a typical current of 697FLA at 8V and a maximum of 90 mA.

ＰＬＬがロック状態になると、位相ロック検出器１７の
出力によってＰＬＬ／ＡＦＴ切替制御器１６が制御され
、その出力で選局装置をＡＦＴモードにすると共に、プ
リスケーラ電源制御器２１を制御して、プリスケーラ２
の電源を断つ。When the PLL is in the locked state, the PLL/AFT switching controller 16 is controlled by the output of the phase lock detector 17, and the output sets the channel selection device to the AFT mode, and also controls the prescaler power supply controller 21 to switch the prescaler to the AFT mode. 2
Turn off the power.

外乱などによって選局装置が離調状態になると、出力回
路１９から離調している情報を得て、ＰＬＬ／ＡＦＴ切
替制御器１６の出力によって、選局装置を再びＰＬＬモ
ードに切替える。When the tuning device becomes out-of-tune due to disturbance or the like, the out-of-tune information is obtained from the output circuit 19, and the tuning device is switched to PLL mode again by the output of the PLL/AFT switching controller 16.

しかし、ＰＬＬがロック状態になると、すでに述べた動
作で再びＡＦＴモードに切替わり、プリスケーラ２への
電流は断たれる。However, when the PLL enters the locked state, it switches back to the AFT mode as described above, and the current to the prescaler 2 is cut off.

以上のようにして、第２図の実施例では選局時に一時ブ
リスケーラ用大電流を必要とするが、受信状態に入ると
プリスケーラには電流が流れないので、電源用電池の短
寿命化が防げる。As described above, in the embodiment shown in Fig. 2, a large current is temporarily required for the prescaler when selecting a channel, but once the receiving state is entered, no current flows to the prescaler, which prevents shortening of the life of the power supply battery. .

本発明の他の実施例を第３図に示す。Another embodiment of the invention is shown in FIG.

ここで、ＰＬＬ周波数シンセサイザは局部発振器（電圧
制御発振器）２３、プリスケーラ２４、プログラマブル
分周器２５、位相比較器２６、チャージ／ポンプおよび
３状態切替器２７、低域沢波器２８、電圧加算器２９か
ら成るループを有し、基準発振器３０の出力を基準分周
器３１で分周して、位相比較器２６の一方の入力端子に
加えるとともに、入力装置３２によって制御されるコー
ド変換器３３の出力コードで、プログラマブル分周器２
５の分周比を決めて、その出力を位相比較器２６の他方
の入力とする構成をとっている。Here, the PLL frequency synthesizer includes a local oscillator (voltage controlled oscillator) 23, a prescaler 24, a programmable frequency divider 25, a phase comparator 26, a charge/pump and three-state switch 27, a low frequency waveform generator 28, and a voltage adder. 29, the output of the reference oscillator 30 is divided by the reference frequency divider 31 and applied to one input terminal of the phase comparator 26, and the output of the code converter 33 controlled by the input device 32. Programmable frequency divider 2 with output code
A frequency division ratio of 5 is determined, and the output thereof is used as the other input of the phase comparator 26.

この実施例では、自動同調装置としてサーチ同調系を用
いている。In this embodiment, a search tuning system is used as the automatic tuning device.

サーチ同調系は局部発振器２３、混合器３４、中間周波
増幅器３５、周波数弁別器３６、低域沢波器３１、電圧
加算器３８、電圧積分制御器３９、電圧積分器４０、電
圧加算器２９なるループを有し、掃引駆動電圧発生器４
１からの出力電圧を電圧加算器３９に加え、さらに高周
波増幅器４２からの出力を混合器３４に加える構成をと
っている。The search tuning system includes a local oscillator 23, a mixer 34, an intermediate frequency amplifier 35, a frequency discriminator 36, a low frequency waveform generator 31, a voltage adder 38, a voltage integral controller 39, a voltage integrator 40, and a voltage adder 29. A sweep drive voltage generator 4 with a loop
The output voltage from the high frequency amplifier 42 is added to the voltage adder 39, and the output from the high frequency amplifier 42 is added to the mixer 34.

中間周波数増幅器３５の出力は検波器４３で検波され、
出力回路４４を経て出力装置４５に出力される。The output of the intermediate frequency amplifier 35 is detected by a detector 43,
The signal is outputted to the output device 45 via the output circuit 44.

ＰＬＬ期間カウンタ４６は第４図に示すＰＬＬのみ閉ル
ープを構成している期間Ｔ１ を決めるためのものであ
る。The PLL period counter 46 is used to determine the period T1 during which only the PLL shown in FIG. 4 constitutes a closed loop.

ＰＬＬ／サーチ切替制御器４７は、入力装置３２の出力
、位相ロック検出器４８の出力、出力回路４４の出力お
よびＰＬＬ期間カウンタ４６によって制御され、チャー
ジ／ポンプおよび３状態切替器２７、電圧積分制御器３
９およびプリスケーラ電源制御器４９を制御する。The PLL/search switching controller 47 is controlled by the output of the input device 32, the output of the phase lock detector 48, the output of the output circuit 44, and the PLL period counter 46, and is controlled by the charge/pump and three-state switch 27, voltage integral control Vessel 3
9 and prescaler power supply controller 49.

制御器４７はＴ１ の期間、低域Ｐ波器中の容量素子を
チャージまたはポンプさせ、ＰＬＬを閉ループとする。During the period T1, the controller 47 charges or pumps the capacitive element in the low-pass P-wave generator to close the PLL.

Ｔ２の期間も、この制御器４７はＰＬＬを閉ループに保
っている。During the period T2, this controller 47 also keeps the PLL in a closed loop.

一方、電圧積分制御器３９は制御器４７によって、Ｔ１
の期間は電圧積分器４０の出力を掃引開始基準電圧に保
ち、Ｔ２の期間は掃引状態にする。On the other hand, the voltage integral controller 39 is controlled by the controller 47 to
During the period T2, the output of the voltage integrator 40 is kept at the sweep start reference voltage, and during the period T2, it is in the sweep state.

この間、局部発振周波数は、期間Ｔ１のときの局部発振
周波数の定常値とほぼ等しい。During this time, the local oscillation frequency is approximately equal to the steady value of the local oscillation frequency during period T1.

その理由は後で詳述するが、電圧積分器４０の出力の増
加の分だげＰＬＬの低域沢波器２８の出力が減少してい
るからである。The reason for this, which will be explained in detail later, is that the output of the low-frequency wave generator 28 of the PLL decreases as the output of the voltage integrator 40 increases.

低域沢波器２８の出力が減少できる限界に達したとと、
位相ロック検出器４８から位相ロックがはずれているこ
とを示す出力が出る。The output of the low-frequency wave generator 28 has reached the limit to which it can be reduced.
The phase lock detector 48 provides an output indicating that the phase lock is lost.

この出力が出る時期を期間Ｔ２の終了の時期、すなわち
期間Ｔ３の開始の時期とする。The timing at which this output is output is defined as the end of period T2, that is, the start of period T3.

位相ロック検出器４８の出力は、ＰＬＬ／サーチ切替制
御器４７を制御するが、このＰＬＬ／サーチ切替制御器
４７は３状態切替器２７を介して低域沢波器２８の入力
端子をフローティング状態にするとともに、電圧積分制
御器３９を制御してサーチ同調系を掃引状態のままにし
ておく。The output of the phase lock detector 48 controls the PLL/search switching controller 47, which sets the input terminal of the low frequency wave generator 28 in a floating state via the 3-state switch 27. At the same time, the voltage integral controller 39 is controlled to keep the search tuning system in the sweep state.

すなわち期間Ｔ３ では、ＰＬＬは開ループ、サーチ同
調系は閉ループとなる。That is, during period T3, the PLL becomes an open loop and the search tuning system becomes a closed loop.

局部発振周波数が第４図に示すｆｌすなわち選局希望局
の送信波に同調している時の局部発振周波数ｆ１ に達
すると、サーチ同調系は負帰還ループを形成し、選局希
望局を受信している状態になる。When the local oscillation frequency reaches fl shown in Figure 4, that is, the local oscillation frequency f1 when tuned to the transmitted wave of the desired station, the search tuning system forms a negative feedback loop and receives the desired station. become in a state of being

この状態の期間がＴ４ である。グリスケーラ電源制御
器４９はＰＬＬ／サーチ切替制御器４７によって制御さ
れて、グリスケーラ電源端子５０からの電流をグリスケ
ーラ２４へ流したり断ったりする。The period of this state is T4. The grease scaler power supply controller 49 is controlled by the PLL/search switching controller 47 to allow or cut off the current from the grease scaler power supply terminal 50 to the grease scaler 24 .

上記の期間Ｔ１およびＴ２ではプリスケーラ２４へは電
流が流れ、期間Ｔ３およびＴ４では流れない。Current flows to the prescaler 24 during the periods T1 and T2, but does not flow during the periods T3 and T4.

このように第３図の実施例でも、第２図の実施例と同じ
く選局時に一時ブリスケーラ用大電流を必要とするが、
受信状態に入るとプリスケーラには電流が流れないので
、電源用電池の短寿命化が防げる。In this way, the embodiment shown in FIG. 3 also requires a temporary large current for the brisket when selecting a channel, as in the embodiment shown in FIG.
When the receiver enters the reception state, no current flows through the prescaler, which prevents shortening of the life of the power supply battery.

次に、期間Ｔ２．Ｔ８．Ｔ４におけるＰＬＬ周波数シン
セサイザとサーチ同調系の動作について、更に詳しく詳
明する。Next, period T2. T8. The operation of the PLL frequency synthesizer and search tuning system at T4 will be explained in more detail.

期間Ｔ２のＰＬＬの動作状態を第５図ａおよびｂを用い
て説明する。The operating state of the PLL during period T2 will be explained using FIGS. 5a and 5b.

この期間ではＰＬＬがロック状態にあって、このループ
に第５図ａに示すよ△す うに掃引電圧ｎ（ｓ）−２がじょう乱電圧としてＳ〉１ ＊加わっていることになる。During this period, the PLL is in a locked state, and a sweep voltage n(s)-2 is added to this loop as a disturbance voltage S>1* as shown in FIG. 5a.

ここで△シは電圧積分器４０（第３図）出力の電圧掃引
速度、Ｓはプラス変換のための複数素変数、θ１（ｓ）
は位相比較器５１０基準入力位相、Ｋｄは位相比較器５
１の感度、Ｆ（８）は低域沢波器５２の伝達関数、Ｋｏ
は電圧制御発振器５３の感度、θｏ（ｓ）はその出力位
相である。Here, △shi is the voltage sweep speed of the voltage integrator 40 (Fig. 3) output, S is a plurality of prime variables for positive conversion, θ1 (s)
is the phase comparator 510 reference input phase, Kd is the phase comparator 5
1 sensitivity, F(8) is the transfer function of the low-frequency wave generator 52, Ko
is the sensitivity of the voltage controlled oscillator 53, and θo(s) is its output phase.

△（７Ｊ−ＫＸ△Ｖ・・・・・・・・・・・・・・・・
・・・・・ （１）ノ とすれば、第５図ａは第５図すのように変換できる。△(7J-KX△V・・・・・・・・・・・・・・・・
...If (1) is set, then Figure 5a can be converted as shown in Figure 5S.

すなわちθ ＝△ｗ ／ ｓ ３ なるじよう乱位相
が位相比較器５４の基準入力位相θ１（８）に加算され
たことになる。In other words, the random phase equal to θ = Δw/s 3 is added to the reference input phase θ1(8) of the phase comparator 54.

位相比較器５４、低域ｆ波器１５５、電圧制御発振器５
６は、それぞれ第５図ａの５Ｌ５２，５３と同一特性を
もつ。Phase comparator 54, low frequency f-wave generator 155, voltage controlled oscillator 5
6 have the same characteristics as 5L52 and 53 in FIG. 5a, respectively.

いま位相比較器５４の出力θ。Now the output θ of the phase comparator 54.

（８）をθｅ（ｓ）−θｉ （ｓ）−θＯ（Ｓ）・・・
・・・・・・・・・・・・・・・ （２）とすれば、第
５図すから ｄｏｅ（ｔ） 定常状態での誤差周波数□は最終値定理にｄｔ より ここでＫｖ−ＫｏＫｄＦ（。(8) as θe(s)-θi(s)-θO(S)...
・・・・・・・・・・・・・・・ (2) As shown in Figure 5, doe(t) The error frequency □ in the steady state is dt according to the final value theorem.Here, Kv−KoKdF (.

）であり、低域ｐ波器５５に能動フィルタを使用するな
らば、Ｋ、＆−１差周波数ｌｉｍ＝＝ ｄｏｅ（ｔ）を
無視するのに充分大きな値にｔう■ ｄｔ 選べる。), and if an active filter is used in the low-pass p-wave generator 55, t can be chosen to be large enough to ignore the K, &-1 difference frequency lim==doe(t).

すなわち第４図の期間Ｔ２における、局発周波数は期間
Ｔ１ のときの同周波数とほぼ等しい。That is, the local frequency during period T2 in FIG. 4 is approximately equal to the same frequency during period T1.

このＴ２の期間は電圧加算器２９の電圧積分器４０側か
らの入力電圧が、第４図の局発周波数ｆｏに対応する電
圧に達するまで続（。This period T2 continues until the input voltage from the voltage integrator 40 side of the voltage adder 29 reaches the voltage corresponding to the local oscillation frequency fo shown in FIG.

いま、第４図で局部発振周波数軸のｆ。Now, in Fig. 4, f on the local oscillation frequency axis.

が選局希望の局の送信周波数の近傍周波数とすれば、以
上の説明から第２図の構成をもつ選局装置が、受信を希
望する局の送信周波数の近傍周波数を選び、この周波数
を基点として放送波をサーチする準備状態に入れたこと
が分る。If is a frequency near the transmission frequency of the station you wish to tune into, then from the above explanation, the channel selection device with the configuration shown in Figure 2 selects a frequency near the transmission frequency of the station you wish to receive, and uses this frequency as the base point. It can be seen that the system is now ready to search for broadcast waves.

期間Ｔ３とＴ４におけるサーチ同調系の動作状態を第６
図に示すモデルと、第７図に示す周波数弁別器の特性を
用いて説明する。The operating state of the search tuning system during periods T3 and T4 is as follows.
This will be explained using the model shown in the figure and the characteristics of the frequency discriminator shown in FIG.

第３図の局部発振周波数ωＬ（ｔ）と、受信周波数ωＲ
Ｆとの差ωＩＦ（ｔ）を、第６図ａの電圧制御発振器の
出力ω （ｔ）〔そのラプラス変換をΩ。Local oscillation frequency ωL(t) and reception frequency ωR in Figure 3
The difference between F and ωIF(t) is calculated as the output ω(t) of the voltage controlled oscillator in FIG. 6a [its Laplace transform is Ω].

（ｓ）と０ する〕と等価であるとし、これに対応して第３図の周波
数弁別器３６を第６図では基準入力周波数」と電圧制御
発振器５７の出力Ω。(s) and the output Ω of the voltage controlled oscillator 57 in FIG.

（ｓ）の差を検出する周波数比較器５８に置き換える。(s) is replaced with a frequency comparator 58 that detects the difference between

第６図・の掃引駆動電圧５を系に加える点を、サーチ同
調系のループの基準入力周波数側に移すために、第６図
すの等価モデルを導く。In order to move the point at which the sweep drive voltage 5 shown in FIG. 6 is applied to the system to the reference input frequency side of the loop of the search tuning system, an equivalent model shown in FIG. 6 is derived.

第６図すから
詞ここでωｉは周波数に対し直線の出力特性（第
７図参照）をもつ周波数弁別器の特性上に選ばれたある
基準周波数であり、Ｋｄｌは周波数比較器５８の感度、
Ｆｌ（ｓ）は低域沢波器５９の伝達関数、τは電圧積分
器６０の積分定数である。Figure 6 Sokara
Here, ωi is a reference frequency selected based on the characteristics of a frequency discriminator that has a linear output characteristic with respect to frequency (see FIG. 7), Kdl is the sensitivity of the frequency comparator 58,
Fl(s) is the transfer function of the low frequency wave generator 59, and τ is the integration constant of the voltage integrator 60.

定常状態での誤差周波数ω。Error frequency ω in steady state.

は最終値定理によハ いま低域沢波器として第８図に例示するごときラグ−リ
ードフィルターを用いれば、 ここで、τ１＝Ｒ１Ｃ，τ２−Ｒ２に のとき第（６）式は となる。According to the final value theorem, if we use a lag-lead filter as shown in Figure 8 as a low-frequency wave filter, then when τ1 = R1C, τ2 - R2, Equation (6) becomes .

この式は系の定常周波数誤差が電圧制御発振器５７の感
度Ｋ。This formula shows that the steady frequency error of the system is the sensitivity K of the voltage controlled oscillator 57.

したがって第３図の局部発振器２３の電圧に対する感度
から独立していることを示す。Therefore, it is shown to be independent of the voltage sensitivity of the local oscillator 23 in FIG.

期間Ｔ４では上記の動作で、サーチ同調系が到来信号、
すなわち受信信号に同調している。In period T4, the search tuning system receives the incoming signal,
In other words, it is tuned to the received signal.

もし到来信号が正規の送信周波数に対しオフセット周波
数をもっていても、この系は常に到来信号に追随してい
る。Even if the incoming signal has an offset frequency with respect to the normal transmission frequency, the system always follows the incoming signal.

なお、第４図の期間Ｔ４の右端の時刻に、送信波が断た
れた時、サーチ同調系の中間周波信号が無くなるから、
局部発振器２３の出力周波数は増加して離調してしまい
、再び送信波が入力されても受信を再開することができ
ない。Note that when the transmission wave is cut off at the rightmost time of period T4 in FIG. 4, the intermediate frequency signal of the search tuning system disappears.
The output frequency of the local oscillator 23 increases and becomes detuned, and reception cannot be resumed even if the transmission wave is input again.

これを防止するために、出力回路４４から離調している
情報を得て、ＰＬＬ／サーチ切替制御器４７の出力によ
って、選局装置を再びＰＬＬモードに切り替える。In order to prevent this, information indicating that the tune is out of tune is obtained from the output circuit 44, and the tuning device is switched to the PLL mode again by the output of the PLL/search switching controller 47.

この時の局部発振周波数は第４図でｆ２ として示され
ているＰＬＬモードに切り替わると、局部発振周波数は
第４図の期間Ｔ５の右側の期間Ｔ１ に入る。The local oscillation frequency at this time is indicated as f2 in FIG. 4. When switching to the PLL mode, the local oscillation frequency enters period T1 on the right side of period T5 in FIG.

ＰＬＬモードの期間はグリスケーラの電源は入るが、す
でに述べた動作で、期間Ｔ３およびＴ４に入ると、プリ
スケーラへの電流は断たれる。The power to the prescaler is turned on during the PLL mode, but the current to the prescaler is cut off when periods T3 and T4 are entered in the operation described above.

以上の説明で明らかなように、ＰＬＬ周波数シンセサイ
ザが合成するところの選局希望の局に対応する局部発振
周波数、すなわち第２図の実施例では、位相ロック検出
器１７からＰＬＬがロック状態に入ったことを示す出力
が出たときの局部発振周波数、また第３図の実施例では
、位相ロック検出器４８からＰＬＬがロック状態から外
れたことを示す出力が出たとぎの局部発振周波数（第４
図の局部発振周波数ｆ。As is clear from the above explanation, when the PLL frequency synthesizer synthesizes the local oscillation frequency corresponding to the desired station, that is, in the embodiment shown in FIG. In the embodiment shown in FIG. 4
Local oscillation frequency f in the figure.

）を基点として、自動同調装置、すなわち第２図の実施
例ではＡＦＴ系、第３図の実施例ではサーチ同調系によ
って選局希望の局の送信波に同調状態に入るが、この同
調状態のとき、大電流を必要とするプリスケーラの電源
を断つので、ポータプルテレビジョン受像機やポータプ
ルラジオ受信機のように、受信機の電源に電池が用いら
れる場合、電池の短寿命化を防止することができる。), the automatic tuning device, that is, the AFT system in the embodiment shown in FIG. 2 and the search tuning system in the embodiment shown in FIG. 3, enters a state of tuning to the transmission wave of the desired station. When a battery is used to power the receiver, such as in a portable television receiver or portable radio receiver, the power to the prescaler, which requires a large current, is cut off. This prevents shortening of the battery life. can.

なお、第２図の実施例の場合、到来送信波のオフセット
周波数が、ＡＦＴ系の周波数弁別器１４０周波数弁別特
性で定まる負帰還の部分の狭い周波数範囲を越えること
ができないが、第３図の実施例では自動同調装置として
サーチ同調系を用いているので、オフセット周波数が第
２図の実施例よりも広くとれるので有利である。In the case of the embodiment shown in FIG. 2, the offset frequency of the arriving transmitted wave cannot exceed the narrow frequency range of the negative feedback part determined by the frequency discrimination characteristic of the AFT frequency discriminator 140, but in the case of the embodiment shown in FIG. In this embodiment, since a search tuning system is used as the automatic tuning device, the offset frequency can be set wider than in the embodiment shown in FIG. 2, which is advantageous.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の選局装置の構成を示す要部ブロック図、
第２図は本発明の第１の実施例の構成を示す要部ブロッ
ク図、第３図は本発明の第２の実施例の構成を示す要部
ブロック図、第４図は第２の実施例の動作を説明するた
めの時間対局部発振周波数の関係を示す図、第５図ａ、
ｂはＰＬＬのモデルを示すブロック図、第６図ａ、ｂは
サーチ同調系のモデルを示すブロック図、第１図は周波
数弁別器特性を示す図、第８図はラグ・リードフィルタ
ーの回路図である。 １・・・・・・局部発振器、２・・・・・・プリスケー
ラ、計・パ°°プログラマブル分周器、４・・・・・・
位相比較器、６・・・・・・ＰＬＬ／ＡＦＴ切替器、７
・・・・・・基準発振器、８・・・・・・基準分周器、
１４・・・・・・周波数弁別器、１６・・・・・・ＰＬ
Ｌ／ＡＦＴ切替制御器、１７・・・・・・位相ロック検
出器、１９・・・・・・出力回路、２１・・・・・・プ
リスケーラ電源制御器、２３・・・・・・局部発振器、
２４・・・・・・プリスケーラ、２５・・・・・・プロ
グラマブル分周器、２６・・・・・・位相比較器、２７
・・・・・・チャージポンプ３状態切替器、２９・・・
・・・電圧加算器、３０・・・・・・基準発振器、３１
・・・・・・基準分周器、３６・・・・・・周波数弁別
器、４０・・・・・・電圧積分器、４４・・・・・・出
力回路、４６・・・・・・ＰＬＩＪ間カウンタ、４７・
・・・・・ＰＬＬ／サーチ切替制御器、４８・・・・・
・位相ロック検出器、４９・・・・・・プリスケーラ電
源制御器。FIG. 1 is a block diagram of the main parts showing the configuration of a conventional channel selection device.
FIG. 2 is a block diagram of main parts showing the configuration of the first embodiment of the present invention, FIG. 3 is a block diagram of main parts showing the structure of the second embodiment of the invention, and FIG. 4 is a block diagram of main parts showing the structure of the second embodiment of the invention. A diagram showing the relationship between time and local oscillation frequency to explain the operation of the example, FIG. 5a,
b is a block diagram showing a PLL model, Figures 6a and b are block diagrams showing a search tuning system model, Figure 1 is a diagram showing frequency discriminator characteristics, and Figure 8 is a circuit diagram of a lag-lead filter. It is. 1...Local oscillator, 2...Prescaler, meter/parameter programmable frequency divider, 4...
Phase comparator, 6...PLL/AFT switch, 7
...Reference oscillator, 8...Reference frequency divider,
14...Frequency discriminator, 16...PL
L/AFT switching controller, 17... Phase lock detector, 19... Output circuit, 21... Prescaler power supply controller, 23... Local oscillator ,
24... Prescaler, 25... Programmable frequency divider, 26... Phase comparator, 27
...Charge pump 3-state switch, 29...
...Voltage adder, 30...Reference oscillator, 31
...Reference frequency divider, 36...Frequency discriminator, 40...Voltage integrator, 44...Output circuit, 46... PLIJ counter, 47.
...PLL/search switching controller, 48...
- Phase lock detector, 49... Prescaler power supply controller.

Claims (1)

【特許請求の範囲】 １ 位相ロックループ周波数シンセサイザと自動同調装
置を有する選局装置であって、上記位相ロックループ周
波数シンセサイザが選局希望の局に対応する局部発振周
波数を合成した後に上記自動同調装置で、その選局希望
の局の送信波に同調する手段と、上記自動同調装置が同
調状態になると上記位相ロックループ周波数シンセサイ
ザのプリスケーラの電源を断つ手段を具備してなること
を特徴とする選局装置。 ２、特許請求の範囲第１項の記載において、前記自動同
調装置はサーチ同調系で構成されていることを特徴とす
る選局装置。[Scope of Claims] 1. A tuning device comprising a phase-locked loop frequency synthesizer and an automatic tuning device, wherein the automatic tuning is performed after the phase-locked loop frequency synthesizer synthesizes a local oscillation frequency corresponding to a desired station. The device is characterized by comprising means for tuning to the transmitted wave of the desired station, and means for cutting off the power to the prescaler of the phase-locked loop frequency synthesizer when the automatic tuning device is in the tuned state. Channel selection device. 2. The channel selection device as set forth in claim 1, wherein the automatic tuning device is comprised of a search tuning system.