JPS5927108B2 - 半導体制御整流装置 - Google Patents
半導体制御整流装置Info
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- JPS5927108B2 JPS5927108B2 JP50015404A JP1540475A JPS5927108B2 JP S5927108 B2 JPS5927108 B2 JP S5927108B2 JP 50015404 A JP50015404 A JP 50015404A JP 1540475 A JP1540475 A JP 1540475A JP S5927108 B2 JPS5927108 B2 JP S5927108B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Description
【発明の詳細な説明】
本発明はゲート電極からのゲート信号によリターンオン
する半導体制御整流装置に関する。
する半導体制御整流装置に関する。
一般にゲート電極からのゲート信号によリターンオンす
る半導体制御整流装置は、少なくともＰＮＰＮの４層接
合構造を有する半導体基体と、半導体基体の両外側層に
低抵抗接触した２個の主電極と、半導体基体の中間層に
接続したゲート電極とを具備している。このような半導
体制御整流装置において、主電極間に一方の主電極が他
方の主電極より高電位となるような電圧（順電圧）を印
加した状態で、ゲート電極と他方の主電極との間にパル
ス状のゲート信号電圧を印加して上記電極間に電流（ゲ
ート信号電流）を流すことにより、非導通状態にあつた
半導体制御整流装置の２個の主電極間に電流が流れ始め
導通状態になる。
る半導体制御整流装置は、少なくともＰＮＰＮの４層接
合構造を有する半導体基体と、半導体基体の両外側層に
低抵抗接触した２個の主電極と、半導体基体の中間層に
接続したゲート電極とを具備している。このような半導
体制御整流装置において、主電極間に一方の主電極が他
方の主電極より高電位となるような電圧（順電圧）を印
加した状態で、ゲート電極と他方の主電極との間にパル
ス状のゲート信号電圧を印加して上記電極間に電流（ゲ
ート信号電流）を流すことにより、非導通状態にあつた
半導体制御整流装置の２個の主電極間に電流が流れ始め
導通状態になる。
このように非導通状態にある半導体制御整流装置が導通
状態になることを、半導体制御整流装置がターーンオン
するという。
状態になることを、半導体制御整流装置がターーンオン
するという。
半導体制御整流装置のターンオンは、ゲート信号電圧を
印加する場合の他印加電圧が装置固有の最大阻止電圧を
越える場合、印加電圧が最大阻止電圧以下であつても印
加電圧の上昇率ｄｖ／ｄｔが高い場合或いは装置の温度
上昇が大きい場合においても起る。半導体制御整流装置
が最大阻止電圧以下の印加電圧においてゲート信号電圧
の印加前にターンオンすると半導体制御整流装置の特徴
であるターンオン時点をゲート信号電圧の印加時点の選
択で、任意に制御できるという機能が失なわれ、インバ
ータ、チョッパーをはじめとする各種の電気回路への適
用が不可能になる。
印加する場合の他印加電圧が装置固有の最大阻止電圧を
越える場合、印加電圧が最大阻止電圧以下であつても印
加電圧の上昇率ｄｖ／ｄｔが高い場合或いは装置の温度
上昇が大きい場合においても起る。半導体制御整流装置
が最大阻止電圧以下の印加電圧においてゲート信号電圧
の印加前にターンオンすると半導体制御整流装置の特徴
であるターンオン時点をゲート信号電圧の印加時点の選
択で、任意に制御できるという機能が失なわれ、インバ
ータ、チョッパーをはじめとする各種の電気回路への適
用が不可能になる。
従つて、半導体制御整流装置においては、印加電圧の上
昇率ｄ／Ｄｔが高くてもターンオンしにく＼する（Ｄｖ
／Ｄｔ耐量を向上する）こと及び装置が高温になつても
ターンオンしにく＼する（温度耐量を向上する）ことが
重要な課題の１つである。
昇率ｄ／Ｄｔが高くてもターンオンしにく＼する（Ｄｖ
／Ｄｔ耐量を向上する）こと及び装置が高温になつても
ターンオンしにく＼する（温度耐量を向上する）ことが
重要な課題の１つである。
印加電圧の上昇率ｄ／Ｄｔ及び温度上昇が高い場合に、
半導体制御整流装置がゲート信号電圧の印加前にターン
オンする機構は簡単に言えば次のように説明できる。半
導体制御整流装置に順電圧を印加し、その値を上昇して
ゆくと逆バイアス状態にある２個の中間層相互間のＰＮ
接合（中央接合）の両側に形成される空乏層の幅が増大
してゆき、そのために変位電流（充電々流ともいう）が
流れる。この変位電流は順電圧上昇率Ｄｖ／Ｄｔに比例
して増加する。また、印加電圧の大きさに略比例した逆
電流が中央接合を流れる。
半導体制御整流装置がゲート信号電圧の印加前にターン
オンする機構は簡単に言えば次のように説明できる。半
導体制御整流装置に順電圧を印加し、その値を上昇して
ゆくと逆バイアス状態にある２個の中間層相互間のＰＮ
接合（中央接合）の両側に形成される空乏層の幅が増大
してゆき、そのために変位電流（充電々流ともいう）が
流れる。この変位電流は順電圧上昇率Ｄｖ／Ｄｔに比例
して増加する。また、印加電圧の大きさに略比例した逆
電流が中央接合を流れる。
これら変位電流と逆電流によつて、中間層とそれに隣接
する外側層との間のＰＮ接合（以下エミツタ接合と称す
る）が順バイアスされ、外側層から中間層にキヤリアの
注入を誘起する。エミツタ接合が順バイアスされる割合
は、各層を積層方向に投影した際にエミツタ接合と重な
り合わない個所からの変位電流及び逆電流が集中するエ
ミツタ接合の周辺部において大きくなる。
する外側層との間のＰＮ接合（以下エミツタ接合と称す
る）が順バイアスされ、外側層から中間層にキヤリアの
注入を誘起する。エミツタ接合が順バイアスされる割合
は、各層を積層方向に投影した際にエミツタ接合と重な
り合わない個所からの変位電流及び逆電流が集中するエ
ミツタ接合の周辺部において大きくなる。
従つて、順電圧上昇率ｄ／Ｄｔが高いとエミツタ接合の
周辺部においてターンオン誤動作が起る。方、装置の温
度上昇が高いと半導体基体内特に中央接合の空乏層内で
熱励起によつて生じるキヤリアが増加し、このキヤリア
に原因する中央接合の逆電流が増加する。従つて、装置
の温度上昇が高いと電圧上昇率Ｄｖ／Ｄｔが高い場合と
同様にターンオン誤動作が起るのである。
周辺部においてターンオン誤動作が起る。方、装置の温
度上昇が高いと半導体基体内特に中央接合の空乏層内で
熱励起によつて生じるキヤリアが増加し、このキヤリア
に原因する中央接合の逆電流が増加する。従つて、装置
の温度上昇が高いと電圧上昇率Ｄｖ／Ｄｔが高い場合と
同様にターンオン誤動作が起るのである。
これらの点から電圧上昇率Ｄｖ／Ｄｔ耐量及び温度耐量
を高めるためには、変位電流及び逆電流によつてエミツ
タ接合が順バイアスされにく＼すればよい。そのための
手段として代表的なものが、中間層の一部分を外側層を
貫通して主電極に接触させる短絡エミツタ構造である。
を高めるためには、変位電流及び逆電流によつてエミツ
タ接合が順バイアスされにく＼すればよい。そのための
手段として代表的なものが、中間層の一部分を外側層を
貫通して主電極に接触させる短絡エミツタ構造である。
この構造を採用すれば半導体制御整流装置のＤｖ／Ｄｔ
耐量及び温度耐量を大幅に改善することができるが、次
のような問題点が残されている。それはゲート電極近傍
のターンオン特性に関する問題である。
耐量及び温度耐量を大幅に改善することができるが、次
のような問題点が残されている。それはゲート電極近傍
のターンオン特性に関する問題である。
ゲート電極を設けた個所は、他の個所よりもエミツタ接
合を積層方向に投影した際にエミツタ接合と重り合わな
い個所が広くなり、Ｄｖ／Ｄｔ耐量及び温度耐量の点か
ら判断すると他の個所よりも短絡個所を多く或いは広く
する必要がある。半導体制御整流装置に要求される特性
の１つに、スイツチングパワ一耐量を大きくするために
ターンオン初期におけるサイリスタの導通領域を広くし
その広がり方を速くすることがあげられる。
合を積層方向に投影した際にエミツタ接合と重り合わな
い個所が広くなり、Ｄｖ／Ｄｔ耐量及び温度耐量の点か
ら判断すると他の個所よりも短絡個所を多く或いは広く
する必要がある。半導体制御整流装置に要求される特性
の１つに、スイツチングパワ一耐量を大きくするために
ターンオン初期におけるサイリスタの導通領域を広くし
その広がり方を速くすることがあげられる。
この要求を満すためにはゲート電極に対向する外側層内
におけを短絡個所を他より少なく、好ましくは皆無にす
る必要がある。以上のようにこれまでの方法或いは技術
によつては、初期ターンオン領域が広く、電圧上昇率Ｄ
ｖ／Ｄｔ耐量及び温度耐量の高い半導体制御整流装置を
得ることはできなかつた。
におけを短絡個所を他より少なく、好ましくは皆無にす
る必要がある。以上のようにこれまでの方法或いは技術
によつては、初期ターンオン領域が広く、電圧上昇率Ｄ
ｖ／Ｄｔ耐量及び温度耐量の高い半導体制御整流装置を
得ることはできなかつた。
本発明の目的は上述した従来技術の欠点をすべて解決し
た新規な半導体制御整流装置を提供することにある。
た新規な半導体制御整流装置を提供することにある。
具体的に言えば本発明の目的は、小さいゲート信号電流
で広いターンオン領域が得られ、電圧上昇率Ｄｖ／Ｄｔ
耐量及び温度耐量の高い新規な半導体制御整流装置を提
供することにある。か＼る目的を達成する本発明半導体
制御整流装置の特徴とするところは、ゲート電極とゲー
ト電極を設けた中間層に隣接する外側層に接触した主電
極との対向個所の一部で両者を電気的に接近させた点に
ある。本発明の特徴とするところを更に具体的に言えば
ゲート電極の一部とゲート電極を設けた中間層に隣接す
る外側層に接触した主電極の一部とを上記中間層上にお
いて接近させ、ゲート電流、変位電流及び逆電流に対す
るバイパス通路を形成した点にある。
で広いターンオン領域が得られ、電圧上昇率Ｄｖ／Ｄｔ
耐量及び温度耐量の高い新規な半導体制御整流装置を提
供することにある。か＼る目的を達成する本発明半導体
制御整流装置の特徴とするところは、ゲート電極とゲー
ト電極を設けた中間層に隣接する外側層に接触した主電
極との対向個所の一部で両者を電気的に接近させた点に
ある。本発明の特徴とするところを更に具体的に言えば
ゲート電極の一部とゲート電極を設けた中間層に隣接す
る外側層に接触した主電極の一部とを上記中間層上にお
いて接近させ、ゲート電流、変位電流及び逆電流に対す
るバイパス通路を形成した点にある。
このように構成することにより、ゲート電極付近で生じ
る変位電流及び逆電流はゲート電極に集められ、ゲート
電極と主電極との接近した個所を経て主電極に流入する
。このため、ゲート電極付近で生じる変位電流及び逆電
流に起因するＤｖ／Ｄｔ耐量及び温度耐量の低下はなく
なる。
る変位電流及び逆電流はゲート電極に集められ、ゲート
電極と主電極との接近した個所を経て主電極に流入する
。このため、ゲート電極付近で生じる変位電流及び逆電
流に起因するＤｖ／Ｄｔ耐量及び温度耐量の低下はなく
なる。
また、ゲート電流は最初ゲート電極との接近している個
所相互間に流れ、両電極間の電圧降下値がエミツタ接合
の障壁電圧より大きくなつた時、ゲート電流はゲート電
極からエミツタ接合を横切つて主電極に流れる。ゲート
電極と主電極との間に接近個所が存在すれば、最小点弧
ゲート電流は大きくなるが、実用上ゲート電流を１〜２
アンペア程度以下に設定できることから殆んど問題にな
らない。従つて、上記の目的を達成する半導体制御整流
装置を得ることができる。小さいゲート信号電流により
広いターンオン領域を得るために、ゲート信号電流を装
置内に形成した小４層領域によつて増幅し、増幅した電
流を装置のゲート信号電流として使用するいわゆる増幅
ゲート方式を採用した半導体制御整流装置が実用化され
ているが、本発明はこのような半導体制御整流装置にも
適用可能である。以下本発明を実施例として示した図面
により詳細に説明する。
所相互間に流れ、両電極間の電圧降下値がエミツタ接合
の障壁電圧より大きくなつた時、ゲート電流はゲート電
極からエミツタ接合を横切つて主電極に流れる。ゲート
電極と主電極との間に接近個所が存在すれば、最小点弧
ゲート電流は大きくなるが、実用上ゲート電流を１〜２
アンペア程度以下に設定できることから殆んど問題にな
らない。従つて、上記の目的を達成する半導体制御整流
装置を得ることができる。小さいゲート信号電流により
広いターンオン領域を得るために、ゲート信号電流を装
置内に形成した小４層領域によつて増幅し、増幅した電
流を装置のゲート信号電流として使用するいわゆる増幅
ゲート方式を採用した半導体制御整流装置が実用化され
ているが、本発明はこのような半導体制御整流装置にも
適用可能である。以下本発明を実施例として示した図面
により詳細に説明する。
第１図及び第２図は本発明半導体制御整流装置の第１の
実施例で、図において１は互いに反対側に位置する一対
の主表面１１，１２間にＰＥ，ＮＢ，ＰＢ，ＮＥの交互
に導電性の異なる連続した４層を有する半導体基体であ
る。
実施例で、図において１は互いに反対側に位置する一対
の主表面１１，１２間にＰＥ，ＮＢ，ＰＢ，ＮＥの交互
に導電性の異なる連続した４層を有する半導体基体であ
る。
ＰＥはＰ形導電性のエミツタ層（以下ＰＥ層と称す）、
ＮＢはＰＥ層に隣接しそれとの間に第１のＰＮ接合Ｊ１
を形成するＮ形導電性のベース層（以下ＮＢ層と称す）
、ＰＢはＮＢ層に隣接しそれとの間に第２のＰＮ接合Ｊ
２を形成するＰ形導電性のベース層（以下ＰＢ層と称す
）、ＮＥはＰＢ層内に表面を露出して形成されＰＢ層と
の間に第３のＰＮ接合（エミツタ接合）Ｊ３を形成する
Ｎ形導電性のエミツタ層（以下ＮＥ層と称す）である。
一方の主表面１１はＰＥ層の露出表面により、他方の主
表面１２はＮＥ層及びＰＢ層の露出表面によりそれぞれ
形成されている。
ＮＢはＰＥ層に隣接しそれとの間に第１のＰＮ接合Ｊ１
を形成するＮ形導電性のベース層（以下ＮＢ層と称す）
、ＰＢはＮＢ層に隣接しそれとの間に第２のＰＮ接合Ｊ
２を形成するＰ形導電性のベース層（以下ＰＢ層と称す
）、ＮＥはＰＢ層内に表面を露出して形成されＰＢ層と
の間に第３のＰＮ接合（エミツタ接合）Ｊ３を形成する
Ｎ形導電性のエミツタ層（以下ＮＥ層と称す）である。
一方の主表面１１はＰＥ層の露出表面により、他方の主
表面１２はＮＥ層及びＰＢ層の露出表面によりそれぞれ
形成されている。
ＮＯはＰＢ層内へ表面を偵方の主表面１２へ露出するよ
うに形成され、ＮＥ層からＰＢ層により隔離されたＮＥ
層より小面積のＮ形導電性の補助領域、２は一方の主表
面１１においてＰＥ層に低抵抗接触した一方の主電極、
３は他方の主表面１２においてＮＥ層及びその周辺のＰ
Ｅ層の一部に低抵抗接触した他方の主電極、４は補助領
域ＮＯ表面及びＰＢ層表面にＮＥ層から離れて形成され
た補助電極で、この補助電極はＮＥ層周辺に沿つて延び
その端部４１の外周側は他方の主電極３の突出部３１と
ＰＢ層上で対向して配置されている。５はＮＥ層と補助
領域ＮＯとの間のＰＢ層上に設けられたゲート電極で、
この電極は補助領域ＮＯに対向している第１の部分５１
と両端において補助電極４に向つて突出している第２の
部分５２とから形成されている。
うに形成され、ＮＥ層からＰＢ層により隔離されたＮＥ
層より小面積のＮ形導電性の補助領域、２は一方の主表
面１１においてＰＥ層に低抵抗接触した一方の主電極、
３は他方の主表面１２においてＮＥ層及びその周辺のＰ
Ｅ層の一部に低抵抗接触した他方の主電極、４は補助領
域ＮＯ表面及びＰＢ層表面にＮＥ層から離れて形成され
た補助電極で、この補助電極はＮＥ層周辺に沿つて延び
その端部４１の外周側は他方の主電極３の突出部３１と
ＰＢ層上で対向して配置されている。５はＮＥ層と補助
領域ＮＯとの間のＰＢ層上に設けられたゲート電極で、
この電極は補助領域ＮＯに対向している第１の部分５１
と両端において補助電極４に向つて突出している第２の
部分５２とから形成されている。
ゲート電極５の第２の部分５２は、第１の部分５１と補
助領域ＮＯとの間より、補助電極４に電気的に接近して
いる。また、補助電極４の端部４１外周側も、他の部分
とＮＥ層との間より、他方の主電極３の突出部３１に電
気的に接近している。か＼る構成の半導体制御整流装置
を作用的に説明する。
助領域ＮＯとの間より、補助電極４に電気的に接近して
いる。また、補助電極４の端部４１外周側も、他の部分
とＮＥ層との間より、他方の主電極３の突出部３１に電
気的に接近している。か＼る構成の半導体制御整流装置
を作用的に説明する。
両主電極間に一方の主電極２が他方の主電極３より高電
位となるような電圧（順電圧）が印加されると、第２の
ＰＮ接合Ｊ２が逆バイアス状態になり、変位電流及び逆
電流が生じる。これらの電流は、ＮＥ層と積層方向に重
り合つている基体１の中央部においては短絡エミツタ（
図示せず）部分を介して、基体１の周辺部のＰＢ層表面
が他方の主電極に接触している部分及びその近傍は直接
、また基体の周辺部のＰＢ層表面が補助電極４に接触し
ている部分及びその近傍は補助電極４から補助電極４の
端部４１と主電極３の突出部３１との間のＰＢ層を介し
て、更にゲート電極５が接触している部分及びその近傍
はゲート電極５からゲート電極５の第２の部分５２，Ｐ
Ｂ層、補助電極４，補助電極４の端部４１，ＰＢ層を介
して、それぞれ他方の主電極３へ流れる。このため変位
電流及び逆電流によつて第３のＰＮ接合Ｊ３が順バイア
スされるおそれはなくなり、Ｄｖ／Ｄｔ耐量及び温度耐
量を高くすることが出来る。
位となるような電圧（順電圧）が印加されると、第２の
ＰＮ接合Ｊ２が逆バイアス状態になり、変位電流及び逆
電流が生じる。これらの電流は、ＮＥ層と積層方向に重
り合つている基体１の中央部においては短絡エミツタ（
図示せず）部分を介して、基体１の周辺部のＰＢ層表面
が他方の主電極に接触している部分及びその近傍は直接
、また基体の周辺部のＰＢ層表面が補助電極４に接触し
ている部分及びその近傍は補助電極４から補助電極４の
端部４１と主電極３の突出部３１との間のＰＢ層を介し
て、更にゲート電極５が接触している部分及びその近傍
はゲート電極５からゲート電極５の第２の部分５２，Ｐ
Ｂ層、補助電極４，補助電極４の端部４１，ＰＢ層を介
して、それぞれ他方の主電極３へ流れる。このため変位
電流及び逆電流によつて第３のＰＮ接合Ｊ３が順バイア
スされるおそれはなくなり、Ｄｖ／Ｄｔ耐量及び温度耐
量を高くすることが出来る。
次に上記のように電圧が印加された状態で、ゲート電極
５と他方の主電極３との間にゲート電極５側が高電位と
なるようなゲート信号電圧を印加した場合を考える。ゲ
ート信号電圧の印加によつて流れるゲート信号電流は、
最初ゲート電極５の第２の部分５２からＰＢ層を介して
補助電極４に至り、補助電極４の端部４１からＰＢ層を
介して他方の主電極３に流れる。
５と他方の主電極３との間にゲート電極５側が高電位と
なるようなゲート信号電圧を印加した場合を考える。ゲ
ート信号電圧の印加によつて流れるゲート信号電流は、
最初ゲート電極５の第２の部分５２からＰＢ層を介して
補助電極４に至り、補助電極４の端部４１からＰＢ層を
介して他方の主電極３に流れる。
このゲート信号電流は装置のターンオンに寄与しない。
ゲート信号電流が増加するとゲート電極５の第２の部分
５２と補助電極４との間のＰＢ層での電圧降下が大きく
なり、この電圧降下が補助領域ＮＯとＰＢ層との間のＰ
Ｎ接合Ｊ。の障壁電圧以上になると、ゲート信号電流は
ＰＮ接合Ｊ。を横切つて補助領域ＮＯに流入し始める。
これによつてゲート信号電流が補助領域ＮＯを一方の外
側層とする４層領域に対して本来の働きをする。ゲート
信号電流によつて補助領域ＮＯを一方の外側層とする４
層領域がターンオンし、順電流（ターンオン電流）が流
れ、この順電流が補助電極４によつてそれに対向するＮ
Ｅ層周辺に流入する。
ゲート信号電流が増加するとゲート電極５の第２の部分
５２と補助電極４との間のＰＢ層での電圧降下が大きく
なり、この電圧降下が補助領域ＮＯとＰＢ層との間のＰ
Ｎ接合Ｊ。の障壁電圧以上になると、ゲート信号電流は
ＰＮ接合Ｊ。を横切つて補助領域ＮＯに流入し始める。
これによつてゲート信号電流が補助領域ＮＯを一方の外
側層とする４層領域に対して本来の働きをする。ゲート
信号電流によつて補助領域ＮＯを一方の外側層とする４
層領域がターンオンし、順電流（ターンオン電流）が流
れ、この順電流が補助電極４によつてそれに対向するＮ
Ｅ層周辺に流入する。
順電流の流入によつてＮＥ層を一方の外側層とする４層
領域即ち装置がターンオンする。以上の動作が短時間で
行なわれる。このようなターンオン動作によれば、ゲー
ト信号電流が最初ＰＮ接合Ｊ。を横切らないで流れるた
め多少ゲート信号電流が無駄になるが、Ｄｖ／Ｄｔ耐量
及び温度耐量を増大することができ本発明の効果は大き
い。以上のように第１，２図に示す半導体制御整流装置
によれば、Ｄｖ／Ｄｔ耐量及び温度耐量が高く、しかも
小さいゲート信号電流によつて広いターンオン領域を得
ることが出来るが、更に以下のような効果を奏する。
領域即ち装置がターンオンする。以上の動作が短時間で
行なわれる。このようなターンオン動作によれば、ゲー
ト信号電流が最初ＰＮ接合Ｊ。を横切らないで流れるた
め多少ゲート信号電流が無駄になるが、Ｄｖ／Ｄｔ耐量
及び温度耐量を増大することができ本発明の効果は大き
い。以上のように第１，２図に示す半導体制御整流装置
によれば、Ｄｖ／Ｄｔ耐量及び温度耐量が高く、しかも
小さいゲート信号電流によつて広いターンオン領域を得
ることが出来るが、更に以下のような効果を奏する。
即ち、ゲート電極５の第２の部分５２と補助電極４とが
ＰＢ層上で対向しているため、両電極間の抵抗値の制御
（再現性）が容易となる。詳述すれば、ＰＢ層は不純物
濃度が低いこと及び濃度勾配がゆるやかであることのた
め、ＰＢ層を例えばエツチングによつて薄くして抵抗値
を制御する場合にエツチング量にばらつきがあつても抵
抗値の上でのばらつきは小さくなるのである。
ＰＢ層上で対向しているため、両電極間の抵抗値の制御
（再現性）が容易となる。詳述すれば、ＰＢ層は不純物
濃度が低いこと及び濃度勾配がゆるやかであることのた
め、ＰＢ層を例えばエツチングによつて薄くして抵抗値
を制御する場合にエツチング量にばらつきがあつても抵
抗値の上でのばらつきは小さくなるのである。
抵抗値のばらつきが小さいということは、最小点弧ゲー
ト信号電流、Ｄｖ／Ｄｔ耐量及び温度耐量の揃つた半導
体制御整流装置を得ることが容易になるということであ
る。また、ゲート電極５が主電極３と補助領域ＮＯの間
に設けられているため、主電極間の印加電圧が低く、補
助領域を一方の外側層とする４層領域が動作しない場合
でも、ＮＥ層を一方の外側層とする４層領域即ち、装置
をターンオンさせることができる。
ト信号電流、Ｄｖ／Ｄｔ耐量及び温度耐量の揃つた半導
体制御整流装置を得ることが容易になるということであ
る。また、ゲート電極５が主電極３と補助領域ＮＯの間
に設けられているため、主電極間の印加電圧が低く、補
助領域を一方の外側層とする４層領域が動作しない場合
でも、ＮＥ層を一方の外側層とする４層領域即ち、装置
をターンオンさせることができる。
詳述すれば、ゲート信号電流の一部はゲート電極５が主
電極３と対向しているため、この対向部分でＮＥ層にＰ
Ｎ接合Ｊ３を横切つて流れ、ここでは、補助領域ＮＯを
一方の外側層とする４層領域よりも遅れて動作する。
電極３と対向しているため、この対向部分でＮＥ層にＰ
Ｎ接合Ｊ３を横切つて流れ、ここでは、補助領域ＮＯを
一方の外側層とする４層領域よりも遅れて動作する。
２このような動作は、主電極間の印加電圧がゲート信号
電流により補助領域Ｎ。
電流により補助領域Ｎ。
を一方の外側層とする４層領域を電流が流れるのに必要
な最小値以上の場合である。この最小値以下の印加電圧
でも、上記ゲート信号電流の一部はＰＮ接合Ｊ３を横切
つて流れ、ＮＥ層を一方の外側層とする４層領域は動作
する。即ち、補助領域ＮＯを一方の外側層とする４層領
域を流れる電流が補助電極４からＰＢ層を横切つてＮＥ
層へ流入する時に生じる電圧降下分だけ低い印加電圧で
ＮＥ層を一方の外側層とする４層領域はターンオンする
のである。最近、例えば直流送電用の変換装置のように
多数個の半導体制御整流装？を直並列接続して使用する
用途が増加しているが、このような場合には各装置の電
圧及び電流分担のアンバランスを小さくするために順方
向および逆方向の特性特にターンオン特性の揃つた装置
を組合せる必要があり、本発明半導体制御整流装置はこ
のような用途に適している。
な最小値以上の場合である。この最小値以下の印加電圧
でも、上記ゲート信号電流の一部はＰＮ接合Ｊ３を横切
つて流れ、ＮＥ層を一方の外側層とする４層領域は動作
する。即ち、補助領域ＮＯを一方の外側層とする４層領
域を流れる電流が補助電極４からＰＢ層を横切つてＮＥ
層へ流入する時に生じる電圧降下分だけ低い印加電圧で
ＮＥ層を一方の外側層とする４層領域はターンオンする
のである。最近、例えば直流送電用の変換装置のように
多数個の半導体制御整流装？を直並列接続して使用する
用途が増加しているが、このような場合には各装置の電
圧及び電流分担のアンバランスを小さくするために順方
向および逆方向の特性特にターンオン特性の揃つた装置
を組合せる必要があり、本発明半導体制御整流装置はこ
のような用途に適している。
第１の実施例に示す半導体制御整流装置は次のような変
形が考えられる。
形が考えられる。
（１）ゲート電極５が他方の主電極３との間に補助領域
ＮＯが位置するように半導体基体の周辺側に設けた構造
を有する半導体制御整流装置。（２）補助電極４をＮＥ
層を包囲するようにリング状とし、補助電極４と他方の
主電極３とを任意の個所においてＰＢ層上で対向させた
構造を有する半導体制御整流装置。（３）他方の主表面
に露出するＰＢ層を第２図で一点鎖線で示すようにエツ
チダウンした構造を有する半導体制御整流装置。（４）
他方の主電極３の一部をＮＥ層を越えてゲート電極５に
向つて延長し、ＰＢ層上でゲート電極５に対向させた構
造を有する半導体制御整流装置。第３図及び第４図は本
発明半導体制御整流装置の第２の実施例で、補助領域Ｎ
Ｏの両側において補助電極４にゲート電極５に向つて延
びる突出部４２を形成した点において、第１の実施例と
相違している。
ＮＯが位置するように半導体基体の周辺側に設けた構造
を有する半導体制御整流装置。（２）補助電極４をＮＥ
層を包囲するようにリング状とし、補助電極４と他方の
主電極３とを任意の個所においてＰＢ層上で対向させた
構造を有する半導体制御整流装置。（３）他方の主表面
に露出するＰＢ層を第２図で一点鎖線で示すようにエツ
チダウンした構造を有する半導体制御整流装置。（４）
他方の主電極３の一部をＮＥ層を越えてゲート電極５に
向つて延長し、ＰＢ層上でゲート電極５に対向させた構
造を有する半導体制御整流装置。第３図及び第４図は本
発明半導体制御整流装置の第２の実施例で、補助領域Ｎ
Ｏの両側において補助電極４にゲート電極５に向つて延
びる突出部４２を形成した点において、第１の実施例と
相違している。
第５図及び第６図は本発明の半導体制御整流装置の第３
の実施例で、補助領域ＮＯの略中央において補助電極４
に補助領域ＮＯを越えてゲート電極５に向つて延びる突
出部４３を形成した点において第１及び第２の実施例と
相違している。
の実施例で、補助領域ＮＯの略中央において補助電極４
に補助領域ＮＯを越えてゲート電極５に向つて延びる突
出部４３を形成した点において第１及び第２の実施例と
相違している。
第２及び第３の実施例は第１の実施例と同様の効果を奏
し、また同様の変形が考えられる。第７図及び第８図は
本発明半導体制御整流装置の第４の実施例を示すもので
、２１は互いに反対側に位置する一対の主表面２１１，
２１２間にＰＥ層、ＮＢ層、ＰＢ層、ＮＢ層の連続した
４層及び各層間に形成される第１、第２、第３のＰＮ接
合Ｊｌ，Ｊ２，Ｊ３を有する半導体基体である。
し、また同様の変形が考えられる。第７図及び第８図は
本発明半導体制御整流装置の第４の実施例を示すもので
、２１は互いに反対側に位置する一対の主表面２１１，
２１２間にＰＥ層、ＮＢ層、ＰＢ層、ＮＢ層の連続した
４層及び各層間に形成される第１、第２、第３のＰＮ接
合Ｊｌ，Ｊ２，Ｊ３を有する半導体基体である。
ＮＥ層はＰＢ層内に表面を他方の主表面２１２に露出す
るように形成され、かつ略中央部をＰＢ層が貫通して他
方の主表面２１２に露出している。２２は一方の主表面
２１１においてＰＥ層に低抵抗接触した一方の主電極、
２３は他方の主表面２１２においてＮＥ層及びその外周
辺に隣接するＰＢ層に低抵抗接触した他方の主電極、２
４は他方の主表面２１２においてＮＥ層によつて包囲さ
れたＰＢ層に接触したゲート電極、２３１は他方の主電
極２３の一部にそれよりＮＥ層を越えてゲート電極２４
に向つて延びるように形成した突出部である。
るように形成され、かつ略中央部をＰＢ層が貫通して他
方の主表面２１２に露出している。２２は一方の主表面
２１１においてＰＥ層に低抵抗接触した一方の主電極、
２３は他方の主表面２１２においてＮＥ層及びその外周
辺に隣接するＰＢ層に低抵抗接触した他方の主電極、２
４は他方の主表面２１２においてＮＥ層によつて包囲さ
れたＰＢ層に接触したゲート電極、２３１は他方の主電
極２３の一部にそれよりＮＥ層を越えてゲート電極２４
に向つて延びるように形成した突出部である。
ＮＥ層とゲート電極２４の間のＰＢ層内にその表面を他
方の主表面２１２に露出するようにリング状の補助領域
ＮＯが形成され、補助領域ＮＯ表面及びその外周辺に隣
接するＰＢ層に接触する補助電極２５が設けられ、この
補助電極２５の内周辺の一部に補助領域ＮＯを越えてゲ
ート電極２４に向つて延びる突出部２５１が形成されて
いる。
方の主表面２１２に露出するようにリング状の補助領域
ＮＯが形成され、補助領域ＮＯ表面及びその外周辺に隣
接するＰＢ層に接触する補助電極２５が設けられ、この
補助電極２５の内周辺の一部に補助領域ＮＯを越えてゲ
ート電極２４に向つて延びる突出部２５１が形成されて
いる。
かかる構成とすることによりＤｖ／Ｄｔ耐量及び温度耐
量を高くすることが出来る。第９図及び第１０図は本発
明半導体制御整流装置の第５の実施例で補助領域ＮＯが
リング状になつていない点が第４の実施例と相違してい
る。
量を高くすることが出来る。第９図及び第１０図は本発
明半導体制御整流装置の第５の実施例で補助領域ＮＯが
リング状になつていない点が第４の実施例と相違してい
る。
その構造は他方の主電極２３の突出部２３１に補助電極
２５が接近し、補助電極２５の突出部２５１にゲート電
極２４が接近する如くなつている。第４及び第５の実施
例と第１の実施例とはゲート電極がＮＥ層に包囲されて
いるか否かの点で相違するのみで効果の点では略同じで
ある。第１図、第２図に示す実施例を数値に基づいて説
明する。
２５が接近し、補助電極２５の突出部２５１にゲート電
極２４が接近する如くなつている。第４及び第５の実施
例と第１の実施例とはゲート電極がＮＥ層に包囲されて
いるか否かの点で相違するのみで効果の点では略同じで
ある。第１図、第２図に示す実施例を数値に基づいて説
明する。
比抵抗が２５０Ω−？のｎ型のシリコン基体を用意し、
両主表面からガリウムを拡散してｐ型層を両主表面に形
成し、一方のｐ型層をエツチングして薄くし、その主表
面からリンを拡散してＰＮＰＮの４層構造とした。ＰＥ
層の厚さはＩｌ３ＯμＭｌＮＢ層の厚さは定格電圧が４
０００のもので７００μｍである。
両主表面からガリウムを拡散してｐ型層を両主表面に形
成し、一方のｐ型層をエツチングして薄くし、その主表
面からリンを拡散してＰＮＰＮの４層構造とした。ＰＥ
層の厚さはＩｌ３ＯμＭｌＮＢ層の厚さは定格電圧が４
０００のもので７００μｍである。
また、ＰＢ層の厚さは６０μＭｌＮＥ層と補助領域ＮＯ
の厚さは８μｍである。ＰＥ層とＮＥ層の表面不純物濃
度がそれぞれ５Ｘ１０１８ａｔ０ｍｓ／〜、５×１０２
０ａｔ０ｍｓＸ？である。シリコン基体１の外径は６０
詣、ＮＥ層の外径は５１ｍ７！Ｌ、補助電極４の外径と
内径がそれぞれ５６ｍも ５３１Ｌｍ１補助電極の両端
部４１の長さ２０ｍｍｓまた主電極３の最大外径が５６
ｍもゲート電極５の突出部５２の幅は２關で、ＰＢ層上
に突出している長さが０．２ｍ７７！、補助領域ＮＯの
長さが８關、幅が１ｍ７７！、補助領域ＮＯが補助電極
４の内端からゲート電極５側に突出している長さは０．
ｉｍ１更にゲート電極５とＮＥ層の間隔が０．５ｍＷ！
また、ゲート電極５と補助領域ＮＯの間隔が０．２７１
１である。耐圧４０００、定格平均電流８００Ａで第１
図及び第２図に示す構造の半導体制御整流装置及びそれ
においてゲート電極５の第２の部分５２を除去した半導
体制御整流装置のＤｖ／Ｄｔ耐量を比較すると、接合温
度１２５℃の場合前者は３０００Ｖ／Ｕｓであつたに対
し後者は１４００Ｖ／Ｕｓであつた。
の厚さは８μｍである。ＰＥ層とＮＥ層の表面不純物濃
度がそれぞれ５Ｘ１０１８ａｔ０ｍｓ／〜、５×１０２
０ａｔ０ｍｓＸ？である。シリコン基体１の外径は６０
詣、ＮＥ層の外径は５１ｍ７！Ｌ、補助電極４の外径と
内径がそれぞれ５６ｍも ５３１Ｌｍ１補助電極の両端
部４１の長さ２０ｍｍｓまた主電極３の最大外径が５６
ｍもゲート電極５の突出部５２の幅は２關で、ＰＢ層上
に突出している長さが０．２ｍ７７！、補助領域ＮＯの
長さが８關、幅が１ｍ７７！、補助領域ＮＯが補助電極
４の内端からゲート電極５側に突出している長さは０．
ｉｍ１更にゲート電極５とＮＥ層の間隔が０．５ｍＷ！
また、ゲート電極５と補助領域ＮＯの間隔が０．２７１
１である。耐圧４０００、定格平均電流８００Ａで第１
図及び第２図に示す構造の半導体制御整流装置及びそれ
においてゲート電極５の第２の部分５２を除去した半導
体制御整流装置のＤｖ／Ｄｔ耐量を比較すると、接合温
度１２５℃の場合前者は３０００Ｖ／Ｕｓであつたに対
し後者は１４００Ｖ／Ｕｓであつた。
最小点弧ゲート信号電流は前者が３０ｍＡ、後者が１５
ｍＡであつた。
ｍＡであつた。
第１図は本発明半導体制御整流装置の第１の実施例を示
す平面図、第２図は第１図のＡ−Ａ線に沿う断面図、第
３図は本発明の第２の実施例を示す平面図、第４図は第
３図のＢ−Ｂ線に沿う断面図、第５図は本発明の第３の
実施例を示す平面図、第６図は第５図のＣ−Ｃ線に沿う
断面図、第７図は本発明の第４の実施例を示す平面図、
第８図は第７図のＤ−Ｄ線に沿う断面図、第９図は本発
明の第５の実施例を示す平面図、第１０図は第９図のＥ
−Ｅ線に沿う断面図、である。 符号の説明、１・・・・・・半導体基体、２，３・・・
・・・主電極、４・・・・・・補助電極、５・・・・・
・ゲート電極、５１・・・・・・ゲート電極の第１の部
分、５２・・・・・・ゲート電極の第２の部分。
す平面図、第２図は第１図のＡ−Ａ線に沿う断面図、第
３図は本発明の第２の実施例を示す平面図、第４図は第
３図のＢ−Ｂ線に沿う断面図、第５図は本発明の第３の
実施例を示す平面図、第６図は第５図のＣ−Ｃ線に沿う
断面図、第７図は本発明の第４の実施例を示す平面図、
第８図は第７図のＤ−Ｄ線に沿う断面図、第９図は本発
明の第５の実施例を示す平面図、第１０図は第９図のＥ
−Ｅ線に沿う断面図、である。 符号の説明、１・・・・・・半導体基体、２，３・・・
・・・主電極、４・・・・・・補助電極、５・・・・・
・ゲート電極、５１・・・・・・ゲート電極の第１の部
分、５２・・・・・・ゲート電極の第２の部分。
Claims (1)
- １ 互いに反対側に位置する一対の主表面を有し、これ
ら主表面間に隣接する層間にＰＮ接合が形成されるよう
に交互に導伝性の異なる少なくとも第１、第２、第３及
び第４の連続した４層と、第２の層に隣接し第１の層か
ら離れて設けられた第２の層とは反対導電性の第５の層
とを有し、一方の主表面が第１の層、第２の層及び第５
の層の露出面から形成され、他方の主表面が少なくとも
第４の層の露出面から形成されている半導体基板と、一
方の主表面においそ第１の層及び第２層に低抵抗接触し
た第１の電極と、他方の主表面において少なくとも第４
の層に低抵抗接触した第２の電極と、一方の主表面にお
いて第５の層の近傍で第２の層に設けたゲート電極と、
一方の主表面において第５の層及び第２の層に低抵抗接
触した第３の電極と、を具備し、上記ゲート電極の一部
が上記第２の層上において上記第５の層よりも上記第３
の電極に接近し、上記第３の電極の一部が上記第２の層
上において上記第１の層よりも上記第１の電極に接近し
ていることを特徴とする半導体制御整流装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50015404A JPS5927108B2 (ja) | 1975-02-07 | 1975-02-07 | 半導体制御整流装置 |
| US05/652,662 US4114178A (en) | 1975-02-07 | 1976-01-27 | Semiconductor controlled rectifier having an auxiliary region with localized low resistance paths to the control gate |
| DE2604480A DE2604480C3 (de) | 1975-02-07 | 1976-02-05 | Thyristor |
| SE7601319A SE414436B (sv) | 1975-02-07 | 1976-02-06 | Tyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50015404A JPS5927108B2 (ja) | 1975-02-07 | 1975-02-07 | 半導体制御整流装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5190580A JPS5190580A (ja) | 1976-08-09 |
| JPS5927108B2 true JPS5927108B2 (ja) | 1984-07-03 |
Family
ID=11887780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50015404A Expired JPS5927108B2 (ja) | 1975-02-07 | 1975-02-07 | 半導体制御整流装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4114178A (ja) |
| JP (1) | JPS5927108B2 (ja) |
| DE (1) | DE2604480C3 (ja) |
| SE (1) | SE414436B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ZA775629B (en) * | 1976-10-29 | 1978-08-30 | Westinghouse Electric Corp | An improvement in or relating to thyristor fired by collapsing voltage |
| JPS5443686A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Thyristor |
| US4812892A (en) * | 1978-03-30 | 1989-03-14 | Siemens Aktiengesellschaft | Light controllable thyristors |
| JPS5939909B2 (ja) * | 1978-03-31 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| DE2917786C2 (de) * | 1979-05-03 | 1983-07-07 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Thyristortriode und Verfahren zu ihrer Herstellung |
| US4577210A (en) * | 1982-08-12 | 1986-03-18 | International Rectifier Corporation | Controlled rectifier having ring gate with internal protrusion for dV/dt control |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3263139A (en) * | 1961-08-29 | 1966-07-26 | Ass Elect Ind | Four-region switching transistor comprising a controlled current path in the emitter |
| JPS49131387A (ja) * | 1973-04-18 | 1974-12-17 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1174899A (en) * | 1966-04-15 | 1969-12-17 | Westinghouse Brake & Signal | Improvements relating to Controllable Rectifier Devices |
| SE335389B (ja) * | 1966-10-25 | 1971-05-24 | Asea Ab | |
| US3453508A (en) * | 1967-10-18 | 1969-07-01 | Int Rectifier Corp | Pinch-off shunt for controlled rectifiers |
| US3638042A (en) * | 1969-07-31 | 1972-01-25 | Borg Warner | Thyristor with added gate and fast turn-off circuit |
| BE758745A (fr) * | 1969-11-10 | 1971-05-10 | Westinghouse Electric Corp | Perfectionnements aux ou en rapport avec les dispositifs semiconducteurs |
| US3914783A (en) * | 1971-10-01 | 1975-10-21 | Hitachi Ltd | Multi-layer semiconductor device |
| JPS5413959B2 (ja) * | 1973-10-17 | 1979-06-04 | ||
| DE2356906A1 (de) * | 1973-11-14 | 1975-05-22 | Siemens Ag | Thyristor |
-
1975
- 1975-02-07 JP JP50015404A patent/JPS5927108B2/ja not_active Expired
-
1976
- 1976-01-27 US US05/652,662 patent/US4114178A/en not_active Expired - Lifetime
- 1976-02-05 DE DE2604480A patent/DE2604480C3/de not_active Expired
- 1976-02-06 SE SE7601319A patent/SE414436B/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3263139A (en) * | 1961-08-29 | 1966-07-26 | Ass Elect Ind | Four-region switching transistor comprising a controlled current path in the emitter |
| JPS49131387A (ja) * | 1973-04-18 | 1974-12-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4114178A (en) | 1978-09-12 |
| DE2604480A1 (de) | 1976-09-02 |
| DE2604480C3 (de) | 1978-12-07 |
| DE2604480B2 (de) | 1978-04-13 |
| SE7601319L (sv) | 1976-08-08 |
| SE414436B (sv) | 1980-07-28 |
| JPS5190580A (ja) | 1976-08-09 |
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