JPS5925265A - Mis type integrated circuit device - Google Patents

Abstract

PURPOSE:To improve the integration degree by reducing the occupation area of a MOS memory cell by a method wherein the thickness of an insulation film between a capacitor forming electrode and a semiconductor region is reduced more than that of an insulation film between a gate electrode and the semiconductor region. CONSTITUTION:The gate electrode 4 is formed on the semiconductor region consisting of the drain 5 and source 6 via the insulation film 7, resulting in the formation of a MIS transistor. The capacitor forming electrode 8 is formed on the semiconductor region via the insulation film 7 into an information accumulation capacitor. Then, the thickness of the insulation film 7 between the capacitor forming electrode 8 and the semiconductor region is reduced more than that of the insulation film 7 between the gate electrode 4 and the semiconductor region.

Description

【発明の詳細な説明】 不発ＩＪＪはＭＩＳ型集（７１回路装置Ｆｔ、に関°す
るもので、主としてＩ　Ｍ　Ｉ　Ｓ　）ランジスタメモ
リをもつＭｉＳ型集積回路装［６，を対象とする。DETAILED DESCRIPTION OF THE INVENTION The unexploded IJJ relates to an MIS type collection (71 circuit device Ft), and is mainly targeted at a MiS type integrated circuit device [6,] having an I M I S transistor memory.

ダイナミンクメモリセルで最もｎｌｊ単なものは、ｌト
ランジスタメモリセルであるつところで、かかるタイプ
のメモリセルにおいｉ＆−、ＩＭ　Ｉ　Ｓ　ｌ−ラ７ジ
スタを通じてそれに１？１１列層続された・（゛１ｖ報
畜積川容１１に情報を記憶させるものであＺ＞　７’Ｊ
・　１ｌｊｌ　ｊ、ｊ１１〕−／、「るのは七〇′請報
系稍用容量より混；ツメ、出さＪ　Ｌ　／、−’ｌ　Ｉ
’／摩１乏のｍ位が引き込み、読み出しデータ線θ）１
′）′ｍ′名′１１（に分割されろため、情報蓄ｔａ用
容１”１じ・・Ｊ’＋　’、、）ｌ’ｉ！　ｌ！、’ｆ
ノ（ぎく１−る必要性のあることである。The simplest type of dynamic memory cell is an l transistor memory cell, where in such a type of memory cell there are 1 to 11 columns connected to it through an i&-, IMI S l-7 register.゛It stores information in 1v information storage capacity 11Z>7'J
・ 1ljl j, j11〕-/, ``Runo is 70' mixed from the capacity for notification system; Tsume, out J L /, -'l I
'/m position of 1 is drawn in, read data line θ) 1
')'m'name'11 (Because it is divided into 1"1...J'+ ',,)l'i! l!,'f
There is a need for this.

アルミニウムゲ−１・型ＭＴＳ−Ｊ、Ｓｌにノー°Ｉ：
１）を構成する場合は、ソース、ドレイン拡１１父ｊｉ
（Ｉ　Ｊｉも（〕）一方を広く形成し、その一方の領域
」二の絶縁ＩＶ、３苓で介し＝−ｃ箪ｌｌ！Ｉ（を形成
し、例えば米国１１“！Ｊ’　ｉｔ’ｌ公幸１φ［Ｊ　
Ｓ　Ｉ）３３８７２８　（ｉに記載された構造の素子扮
つ＜１）、その半導体領域と屯Ｉ萌とのｍ〕の答Ｊｆｌ
を１ｉｊ報蓄ｔ’１ｌｌｌｌｌ容爪どして用いろことか
でき机しかし、うし３に’ｆ）レミニウムゲート型Ｍｒ
Ｓ半力、体装置１イ、に、ｉ、；　ｔ、ゴゲートとソー
ス・ドレイン間にｔｄ（づ゛る奇牛容ｌｉ（が人ぎくな
るという問題が、しる。Aluminum game 1/type MTS-J, no to SL:
1), source and drain expansion 11
(I Ji also ()) to form one side widely, and one area ``2 insulation IV, 3 蓓 to form = -c 箪ll!I(, for example, US 11 ``! 1φ[J
SI) 338728 (Answer of (element <1) with the structure described in i, m between its semiconductor region and tun I moe) Jfl
However, in Ushi 3' f) reminium gate type Mr.
There is a problem that the td between the gogate and the source/drain becomes too crowded.

どころで、セルフアライメント方式に、Ｊ：　７．ｓ〕
１ノコンゲ〜１・型Ｍ　Ｉ　Ｓ　種半導体装置で１トラ
ンンスクメモリをつくる場合、１仇ＩＢ、体を＋１・゛
１成−→°ろ絶ろ】す）１？４はゲート絶縁膜と同時に
形成ｆろことがら絶縁ＩＩ９はｌ！ｊｔ　＜　、　１　
ｆｔ／Ｊのメモリセル当りの占有ｔｒｕ　４Ｃｌ　ｉλ
に少に限界がある。又、拡散のため窓開部Ｗ、　＆ま容
置を構成せず、無駄か生ずる。However, in the self-alignment method, J: 7. s〕
When making one transistor memory using a 1-type M I S type semiconductor device, 1-1-4 is the gate insulating film. At the same time, the insulation II9 is formed from f! jt < , 1
ft/J occupancy per memory cell tru 4Cl iλ
There are some limitations. In addition, the window openings W, &m are not configured for storage due to diffusion, resulting in waste.

本発明はこのよ５な問題をｙテｒ決丁べくなされたもの
で、その目的はＩ　Ｍ　ＯＳメモリセルの占有画伯を小
さくシ、！ｆ！１９１度の向上を図ることにある。The present invention has been made to solve these five problems, and its purpose is to reduce the occupancy of IMOS memory cells! f! The aim is to improve the situation by 191 degrees.

本発明の一実施例に従うと、半導体の能動領域を形成ゴ
ーベき領域の一部に絶縁膜を介して形成した／リコンゲ
ー１・７比両をマスクとして半導体表面に不純１勿をト
ーン−ｒろことによりノース、ドレイン領域を形成した
後、半２〃体表面を全［′ｒＪｊ的に薄く酸化膜ｔｔＩ
Ｂ　１．　、その処理１によってできた酸化膜で上記シ
リコンゲート電極の表面を伴僧するとともに。According to one embodiment of the present invention, an active region of a semiconductor is formed through an insulating film in a part of the active region. After forming the north and drain regions, a thin oxide film ttI is formed on the entire surface of the half-bin.
B1. Then, the surface of the silicon gate electrode is coated with the oxide film formed in Process 1.

その後、ソース又はドレインのいずれが一方の領域上に
少なくとも上記酸化膜を介して屯伸（を形成−イーるこ
とにより少なくともこの酸化１作を誘電２体とする谷型
を形成する。Thereafter, by forming a trough on one of the regions of either the source or the drain through at least the oxide film, a valley shape is formed in which at least this oxidation is used as a dielectric material.

不発ｊｌｌ」のｆｌＢの実がｑ例に従うと、半導体の１
３シ動領域を形成すべき領域の一部に絶縁膜を介して形
成したシリコンゲート７ＬＴ）ｔＩ！ｌ（をマスクとし
て半導体表面に不純物をドープすることによりソース、
ドレイン領域を形成した後、半導体表面を薄く酸化膜用
！［２，その処理によってできた酸化１１１７鴇テ′Ｊ
暫１（２ソリコン屯働の表面を伴僧するとともに、その
後ソース又はドレインのいずれか一方の領域−１−に上
記１゛ｆ（化膜と池の誘電体物質膜とからなる多重層１
１９ｉを形成し、その多重層膜上に電も紙を形成丁イ、
。」−記多重層膜は誘’ｆＬＴ、体として使用されろう
以下本発明を実施例により説明するう 第１図は本発明の一実施例たるＭＩＳ型半導体装置の製
造態様な工櫟順に示す断面図であイ）。If the fruit of flB of "unexploded jll" follows the q example, the semiconductor 1
A silicon gate 7LT) tI! is formed through an insulating film in a part of the region where the 3-shift region is to be formed. The source,
After forming the drain region, coat the semiconductor surface with a thin oxide film! [2, The oxidized 1117 tote'J produced by the treatment
The surface of the 1(2) silicon layer is coated, and then the multilayer 1 consisting of the dielectric material film and the dielectric material film described above is applied to either the source or drain region -1-.
Form 19i, and form electrolyte paper on the multilayer film.
. The multilayer film described above will be used as a dielectric material.The present invention will be explained below with reference to an embodiment. Fig. 1 is a cross-sectional view showing the manufacturing process of an MIS type semiconductor device according to an embodiment of the present invention. (Figure).

ｔａｌ　　半導体基板１０表面を選Ｖ＜酸化してフィー
ルドパノペーション用５１０２膜２を形成し、次いで。The surface of the semiconductor substrate 10 is selectively oxidized to form a 5102 film 2 for field panopation, and then.

半導体基板ｌの表面を全面的に加熱酸化してゲート絶縁
膜形成用３　ｉ　０２膜３を形成−１−ろ。The entire surface of the semiconductor substrate 1 is heated and oxidized to form a 3 i 02 film 3 for forming a gate insulating film -1-.

（１））　　次いで、半導体箔板１上にンリコンゲート
Ｔニ極４を形成する。これは、基板１上に全面的に多結
晶シリコン層を気相成長法により形成した後。(1)) Next, the silicon gate T two electrodes 4 are formed on the semiconductor foil plate 1. This is after a polycrystalline silicon layer is formed entirely on the substrate 1 by vapor phase growth.

その多結晶ンリコン層をフォトエツチングー［４）こと
により形成することができる。The polycrystalline silicon layer can be formed by photo-etching [4].

そして、このゲート７匡挿！４をマスクどして−Ｊｌｎ
己ゲー上ゲート絶縁膜形成用５１０２膜３チングし゛Ｃ
ゲート絶縁膜３ａを形成し、その状態で不純物拡散％　
（Ｉ［！　ヲ施し、ドレイン５、ソース（ｉの半導体領
域を形成する。And this gate 7 insert! Mask 4-Jln
5102 film 3 coating for forming gate insulating film on self-gathering
A gate insulating film 3a is formed, and impurity diffusion % is performed in that state.
(I[!) is applied to form the drain 5 and source (i) semiconductor regions.

（ｃｌ　　次いで、半導体表面に加熱酸化処理を施し。(cl) Next, the semiconductor surface is subjected to thermal oxidation treatment.

薄い絶縁膜（膜鞭例えば７５　（ｌ　Ａ、　）　７を形
ｒＪｙ、−ｆろ。A thin insulating film (e.g. 75 (lA,)7) is used.

この加熱酸化処理によりゲート電極４とドレイン５、ソ
ース６との間に介在′１−ることのある／リコン破片を
絶縁物化したり、あるいは電界集中しゃ−［いシリコン
７１極表面の角部、端部を酸化′１−ろことにより電極
の表面状態を滑らかにし屯）γ１集中を防止することが
できろ。This thermal oxidation treatment converts silicon debris that may be present between the gate electrode 4, drain 5, and source 6 into an insulator, or prevents electric field concentration from occurring at the corners of the silicon 71 pole surface. By oxidizing the ends, the surface condition of the electrode can be made smooth and concentration of γ1 can be prevented.

しかし１本発明はこのｊＪ］１熱酸化処理によりゲート
電ＩＩ壜を保護するのみならず、後述するようにこの処
Ｊｌｊによって形成された紬縁１１々７を１１へ７１１
．体とする゛ｌ？／報蓄積報答積用容量−す−るもので
７Ｇμ）９＋ｄｌ　　半導体ｈ！：板上に多結晶シリコ
ン層を気相成長させろ。そして、それをフォトエツチン
グして、ソース領域ｂ」二に残存するよ’）　Ｋ、　Ｌ
　、絶縁膜７を介してソース領域（：と対向１″る−１
）の電伸−８とする。However, the present invention not only protects the gate electrode II bottle by this thermal oxidation process, but also protects the pongee edges 11 and 7 formed by this process from 11 to 711 as described later.
．． What should I do as a body? /Information accumulation/response capacity - 7Gμ) 9+dl Semiconductor h! : Vapor phase grow a polycrystalline silicon layer on the plate. Then, photoetch it so that it remains in the source region B') K, L
, opposite to the source region (1" -1 through the insulating film 7
)'s Denshin-8.

−づ−なわち、この屯ｔ！！１５８を形成することによ
りＭＩ　Ｓ　Ｆ　Ｅ　’ｌ’素子のソース（１１１１に
情報蓄偵用容ＪＩＬができろことになる。-That is, this ton! ! By forming 158, the source of the MI S F E 'l' element (1111) becomes an intelligence storage capacity JIL.

ｉｅｌ　　次いで、多層配線のため半導体Ｊ＾板」二に
絶縁膜９を気４１］成長させ、その後、この絶縁膜９の
所望部をフォトエツチングしてコンタクトホールな形成
する。Next, an insulating film 9 is grown on the semiconductor board 41 for multilayer wiring, and then a desired portion of the insulating film 9 is photo-etched to form a contact hole.

ｔｆ＋　　その後、ＡＢ配線膜１０を形成−づろ。７．
Ｃ：１ｔ６１０ａはＡｎ配線膜１０のドレイ７　ｊｌ’
ｉ　ｌｌＡｇ　５と（７，）　ｒンタクト部である。tf+ After that, an AB wiring film 10 is formed. 7.
C: 1t610a is the drain 7 jl' of the An wiring film 10
i llAg 5 and (7,) r contact part.

第２図は各工（呈における半導体素子１３１Ｘの状ｆｊ
ｌ］を示−Ｊ平面図であり、（ａ；は上記実施例におけ
イ）ＬＩＶｒｉ（ａｌの状態’＆、（０１はＩｕｔｏｌ
の伏態乞、（ｃｌはエイフ１（（ｉｔの状、轢を、（ｄ
）は上ｆｌｉ！［ｆｌの状１軒をそれぞれ示−「。第１
図の各図が第２図の各図のＡ−Ａ視断面図にあたる。FIG. 2 shows the state of the semiconductor element 131X in each process (presentation fj
1] is a -J plan view, (a; is the state of LIVri(al)'&, (01 is Iutol in the above example).
(cl is Eif 1 ((it state, run over, (d
) is upper fli! [Indicate one house in the form of fl - ".1st
Each figure in the figure corresponds to a sectional view taken along line AA of each figure in FIG.

第３図１ａｌ　ｌ　１１）Ｉは各梱実施例におけろメモ
リアレイの一部（メモリセル４１１Ｉ！ＩＩ分）を示１
ルイｊ゛ウド図であり、相互の配線関係がよくゎがろ」
、５に丁ろためのものであり、同図（Ｃ＋はそれらに対
応１−ろ配、ｔｉｔスである。FIG. 3 1al l 11) I indicates a part of the memory array (memory cells 411I! II) in each packaging embodiment.
It is a Louis Vuitton diagram, and the mutual wiring relationships are clearly shown.
, 5, and in the same figure (C+ corresponds to them, 1-center, tits).

第３図ｌａｌに示す実施例は各ドレイン領域をコンタク
ｌ−ポール部１０ａを介してＡ、　ａ　ＩＩＩＩｅＪｊ
　１　（’ｌ　［接続し−（なるものであるのに対して
、第３図ｔｂｌに示１一実施例は各ゲートをコンタク）
・ホール４ａを介してＡβ配線１１に接続してなるもの
である。In the embodiment shown in FIG. 3, each drain region is
1 ('l[connect-(), whereas the embodiment shown in FIG. 3 tbl contacts each gate)
- It is connected to the Aβ wiring 11 via the hole 4a.

いずれにせよ、本発明においては清報蓄債用容＠素子を
ｒｌ（ｉ　ｎ’ｊ、する誘１１、体をシリコンゲート表
面保護用絶縁膜と同時に形成するので特に１桿を増すこ
となくシリコンゲートＭ　１１　Ｓ　−’Ｅ　Ｃによる
１トランジスタメモリセル川情報蓄相容蹴素子を形成−
３−ることかできる。In any case, in the present invention, since the silicon capacitor element is formed at the same time as the silicon gate surface protection insulating film, the silicon Gate M11S-'EC forms one-transistor memory cell information storage element.
3- I can do something.

また、ソース（又はドレイン）領＋、１０而檀のすべて
を情報系（Ｎｉ　ｒｆＪ容坦を構成−「る７１極と１−
ることができ、ｂＹ来におけるシリコンゲートＭＴＳ　
−ＩＣに、ｌ、ろ１トランジヌタメモリセルの場合より
も同−山１佇ｌでも大容量がｒ９１ら才しる。In addition, all of the source (or drain) regions and 10 regions are configured as an information system (71 poles and 1-
silicon gate MTS since bY
-IC has a larger capacity than the case of one transistor memory cell, even if the same number of transistors are used.

なお、情報蓄倒用の容は素子の読Ｔｉ１体を８１０２膜
と池の絶縁膜特に誘電、率の犬ぎ（・例えばＳｉ、Ｎ。In addition, the capacity for information storage is the readout of the element, the Ti 1 body, the 8102 film, and the insulation film of the cell, especially the dielectric, the conductive layer (for example, Si, N).

（ナイトライド）膜との二重層で構成し、ノリコンゲー
トの保獲を強ｆヒづ−ろ一方芯電体の誘電率を全体とし
て従来よ１ノ犬きく（ＳＩ３Ｎ４にＳ　＋　０２より航
？ｌＩ率が数倍大きいから二重層自体の膜Ｉツノが従来
の８１０、だけの場合よりやや厚くなっても容ｉ’Ｌ　
Ｎ子の容量を大きくなる）ｔろことかできろ。It consists of a double layer with a (nitride) film, and the dielectric constant of the core electric material as a whole is 1 times higher than that of the conventional one. ? Since the lI ratio is several times higher, it is acceptable even if the membrane I horn of the double layer itself is slightly thicker than in the case of conventional 810.
You can increase the capacity of N child).

本発明はＩＭＩＳ）ランジスタメモリセル型のＲＡ、　
Ｍ用ＭＴＳ型半導体装置の製法に広＜　ｉｉｉ　Ｉｔｌ
することができる。また、ポリノリコン４とポリシリコ
ン８０間の容量を下げるため、ＣＶＩ）などのデボジン
コン技術によるＣＶＤ絶縁膜の形成をボＩＪ　Ｓ　ｉ　
４のデボ後おこないボＩＪ　Ｓ　ｉ　４の１ノチング］
侍にＣＶ　］）膜をエソシーしてから同一マスクでポリ
Ｓｉ４のエツチングをおこなうことも川で・（１）ろ。The present invention is an IMIS) transistor memory cell type RA,
Wide range of methods for manufacturing MTS type semiconductor devices for M< iii Itl
can do. In addition, in order to reduce the capacitance between the polysilicon 4 and the polysilicon 80, a CVD insulating film is formed using a devopping technology such as CVI).
After the debo of 4, IJ S i 1 notching of 4]
Samurai CV ]) It is also possible to perform etching of poly-Si4 using the same mask after etching the film (1).

【図面の簡単な説明】[Brief explanation of drawings]

第１図（＋Ｉ）〜＋ｆｌは本発明の一実施例を上＋ｒｌ
：　ｌ１１１＋に示−［断面図である。第２図ｔａｌ〜
（（ＩＩは上記実施例におけろ各１哩の平面図であり、
Ｐ４．体重にはｌａｌは第１図１８１の平面図、　ｔｌ
）ｌは第１図（Ｉ〕）の平面図、（ｃｌ）’ｊ、　第１
図１８１の平面図、（ｄ）は第１図１８１の平面図であ
４）。第３図（ａｔ　、　（０１はそれぞれ各相（実施
例におけるメモリアレイの一部（メモリセル４餉分）ｌ
￥示す平面図で、特に右下りの平行斜線にあたる部分は
存■（素子を構成する電砕領域、右」ニリの平行斜線に
あたる部分ｔ′１上下間相互し杭用コンタクトポール部
を示す。第３図（ｃｌはそれぞれに共通するメモリアレ
イの一部を示す配線図である。 ■・・・牛導体基板、２・・Ｓ　ＩＯ２膜、３・・・ゲ
ート絶縁膜形成用５ｉＱ２膜、３ａ・・・ゲート絶縁膜
、４・・・ゲート市、極、５・ドレイン、（５・・・ソ
ース、７・・・薄い絶縁膜（情報系（責用誓ｍ素子の５
４屯体兼シリコンゲート表面保護膜）、８・・ソース領
域と対向とし、゛清報蓄倒用容量素子の一部の電極を構
成する配線膜、９・・・上下配線間相互絶縁用絶縁膜、
１０・・・ドレイン配線用Ａ１１模、１１・・・ゲート
配線用Ａ−ｇ膜。 第　　１　　図 第　　１　　図 第　　２　　図 第　　２　　図 第　　３　　図Figure 1 (+I) to +fl represent an embodiment of the present invention.
: I111+ is a cross-sectional view. Figure 2 tal~
((II is a plan view of each 1 km in the above example,
P4. For weight, lal is the plan view of Fig. 1 181, tl
)l is the plan view of Figure 1 (I]), (cl)'j, 1st
FIG. 181 is a plan view, and (d) is a plan view of FIG. 1 1814). FIG. 3 (at, (01 is each phase (part of the memory array in the embodiment (for 4 memory cells))
In the plan view shown in the figure, the part corresponding to the parallel diagonal line downward to the right does not exist. Figure 3 (cl is a wiring diagram showing a part of the memory array common to each. ■... Oxygen conductor substrate, 2... S IO2 film, 3... 5iQ2 film for gate insulating film formation, 3a... ...Gate insulating film, 4...Gate city, pole, 5-Drain, (5...Source, 7...Thin insulating film (information system (responsibility)
4. A wiring film that faces the source region and constitutes a part of the electrode of the capacitive element for storage and storage, 9. Insulation for mutual insulation between upper and lower wiring. film,
10... A11 model for drain wiring, 11... A-g film for gate wiring. Figure 1 Figure 1 Figure 2 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 半導体領域上」二に絶縁膜を介して形成されたゲート市
’、　（Ｊｌｌ（：’、！・持つＭＩＳ）ランジスタと
、上記半導体領域上に絶縁膜を介して形成された容１且
形成電（躯を１、′ｌゴ）　−，１：　ｔＦ己Ｍ丁Ｓト
ランジスタに元古ばされブこ情幸１す蓄債１１」容ＨＬ
どを０１１１え、上記容ｔｒ１形成γ往砕と上記半導体
領域との間の上記絶縁膜の厚さが上記ゲート７ｉ、　１
ｉｊｉｉと」二記半導体鎮域との間の上記絶縁膜の即さ
よりも小さくされてなることを特徴どＪ−ろへＩＩｓ型
２４５伯回路装置。A gate capacitor (MIS) transistor formed on the semiconductor region via an insulating film, and a capacitor formed on the semiconductor region via an insulating film. (The body is 1, 'l go) -, 1: tF's self is old and worn out by the transistor.
0111, the thickness of the insulating film between the capacitor tr1 forming γ core and the semiconductor region is the gate 7i, 1
A J-Rohe IIs type 245 circuit device, characterized in that the thickness of the insulating film between the semiconductor region and the second semiconductor region is smaller than that of the insulating film.