JPS5924897A - Electronic musical instrument - Google Patents
Electronic musical instrumentInfo
- Publication number
- JPS5924897A JPS5924897A JP57134581A JP13458182A JPS5924897A JP S5924897 A JPS5924897 A JP S5924897A JP 57134581 A JP57134581 A JP 57134581A JP 13458182 A JP13458182 A JP 13458182A JP S5924897 A JPS5924897 A JP S5924897A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- value
- envelope
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
本発明は電子回路によって楽音を発生ずる電子楽器に係
り、特にエンベロ一プ値を楽音波形と非同期で変化させ
る電子楽器に関する。
電子技術はめまくるしく進歩し、楽器の音を電子回路に
よって発生ずることが可能となった。例えば電子ピアノ
はピアノの音の波形を電子回路によって発生し、その波
形を増幅器で増幅してスピーカより楽音を発している。
また電子オルガンも同様であり、押下された鍵に対応し
た楽音の波形を電子回路によって発生し、その波形を増
幅器で増幅してスピーカより楽音を発している。
前述のような電子回路によって楽音を発生ずる電子楽器
はエンベロープすなわち音の振幅値を変化さ一ロること
により楽器より発生ずる楽音により近いものにしている
。例えば鍵の押下と同時に楽音の最大値を出力するので
はなく、鍵の押下によってエンへ1コープ値が大となり
、ある定まって値になるとそのエンベロープ値は前述の
ある定まった値で一定となり、一定時間後エンベロープ
値は小となり最終的には零となるようにしている。前述
のような状態をそれぞれ、アタンクへ′I゛、ディゲイ
[〕C,リリーリリースと呼んでいる。鍵の押下と同時
にアタック状態となってエンベロープ値は増加し、特定
の値になるとディケイ状態となってエンベロープ値は一
定の時間だり前述の特定の値となる。次に一定の時間後
はリリース状態となり、エンベロープ値はゆっくりと小
となり、零となった時点でディゲイ状態が終了する。
一方、電子楽器はアナログ処理によって楽音を発止する
方式とデジタル処理によって楽音を発生ずる方式がある
。
アナI:Jグ処理によって楽音を発生ずる方式は、一種
類の音色を構成する場合にはよいが、複数の楽音を構成
する場合には回路が複雑となる。なぜならば楽器の音色
は特定の周波数特性を有するフィルタ設けることによっ
て得られるものであり、複数の種類の音色を出力するた
めには複数のフィルタを用い、更にそれぞれ独立にエン
ベロープを変化させるために複数のアナログ掛算器を設
けなければならないからである。
デジタル処理によって楽音を発生する方式は、楽音の波
形をデジタル値で発生し、そのデジタル値をThe present invention relates to an electronic musical instrument that generates musical tones using an electronic circuit, and more particularly to an electronic musical instrument that changes an envelope value asynchronously with a musical sound waveform. Electronic technology has advanced rapidly, and it has become possible to generate the sounds of musical instruments using electronic circuits. For example, an electronic piano generates a piano sound waveform using an electronic circuit, amplifies the waveform using an amplifier, and emits musical sound from a speaker. The same is true for electronic organs, in which an electronic circuit generates a musical tone waveform corresponding to the pressed key, and an amplifier amplifies this waveform to emit musical tone from a speaker. Electronic musical instruments that generate musical tones using electronic circuits such as those described above change the envelope, that is, the amplitude value of the sound, to make the musical tones closer to those generated by the musical instrument. For example, instead of outputting the maximum value of a musical tone at the same time as a key is pressed, the 1 cope value increases when a key is pressed, and when it reaches a certain value, the envelope value becomes constant at the above-mentioned certain value, After a certain period of time, the envelope value becomes small and finally reaches zero. The above-mentioned states are respectively called Atanku to'I゛, Digay[]C, and Lily Release. When a key is pressed, an attack state is entered and the envelope value increases, and when it reaches a specific value, a decay state is entered, and the envelope value remains at the above-mentioned specific value for a certain period of time. Next, after a certain period of time, it enters a release state, and the envelope value slowly decreases, and when it reaches zero, the degay state ends. On the other hand, there are two types of electronic musical instruments: one that generates musical tones through analog processing, and the other that generates musical tones through digital processing. The method of generating musical tones by Ana I: J processing is good when configuring one type of tone, but the circuit becomes complicated when configuring a plurality of musical tones. This is because musical instrument tones are obtained by providing filters with specific frequency characteristics.In order to output multiple types of tones, multiple filters are used, and in order to change the envelope independently of each other, multiple filters are used. This is because an analog multiplier must be provided. The method of generating musical tones through digital processing generates the waveform of musical tones as digital values, and then converts the digital values into
【)/A変
換器でアナログ値に変換するものである。押下された鍵
に対応したクロック信号を発生し、そのクロック信号を
カウンタでカウントして、その値によって波形データが
格納されている波形メモリの内容を読み取り、波形のデ
ジタルデータを形成している。波形メモリに格納されて
いる波形データは波形の微分値であり、波形のデジタル
データの形成には波形メモリから読み出したデータを累
算している。
デジタル処理におけるエンベロープずなわら振幅の変化
は波形メモリから読み出した波形の微分(+Aである波
形データにエンベロープ値をかりてその結果を累浣する
ことによって行っている。
前述したように電子楽器にはアナログ処理によ)て発生
ずる方式と、デジタル処理によって発生ずる方式とがあ
るが、LSI技術の進歩により、簡11iにデジタル処
理が行えるようになり、現在ではデジタル処理によって
いるのがほとんどである。
デジタル処理によって楽音を発生ずる電子楽器におい−
Cも、前述したアタック、デジタル、リリースの状態を
有する処理がなされている。デジタル処理の場合には累
算した結果にエンベロープ値を掛りるのではなく、累算
する前の波形データすなわち波形の微分データにエンベ
ロープ値を掛けており、エンベロープ値を変化さ−1・
るタイミングは特定の波形のデジタルデータ埴に限られ
ていた。
一般的には波形の微分データである波形データにエンベ
ロープ値を変化させて乗算するタイミングは累算値がO
となるときであった。
第1図(al〜(6)は前述の乗算するタイミングを累
算値が0となるときとする電子楽器の各タイミングを表
すタイミングチャートである。
第1図(alは波形のタイミングクロックEXCを示す
。波形のタイミングクロックEXCは基本波形を格納し
ているメモリのアドレスを指定するアドレスカウンタに
入る。第1図に示した波形はパルス状の波形がメモリに
格納されているとして以下説明を行っている。ずな、わ
ち4クロツクで一波形をなし、タイミングクロックEX
C−1のとき基本波形データは−1−1,タイミングク
ロックEXC2のときは0.タイミングクロックEXC
3のときは−1,夕・イミングクロソクEXC4のとき
Oが順次メモリより出力される。
第1図fb) 4J同期信号5YNGを示ず。同期信号
5YNCはシステムがその信号に同期して動作するため
のシステムクロックであり、アタック信号ATT (第
1図(C1)、エンヘローブクロソクEVcK8(i:
f川口+il+) 、エンベロープ値EV(第1図te
l)、エン・\ロープステータスEVST (第1図(
f)) l、:lニー・1“べ゛この信号に同期して変
化する。
アタック信号ATTはアタック開始を示す信号であり、
鍵が押下された時に出力される。ずなわらごの信号によ
ってエンベ1:1−プステータスEVS′[′はアタッ
クATとなる。エンベロープクロックIE V CKは
エンベロープが変化するタイミングを与える信号であり
、この信号によってエンベロープ値E■が変化する。ア
タック開始においてはエンへ1コープ値1ヱ■は0であ
り、開始のクロックと同時にエンベロープ値EVば3と
なる。楽音波形MWはタイミングクロックEXC1によ
ってOから3に立し上がる。タイミングクロックツクE
X C2、タイミングクロックEXC3,タイミング
クロックツクE X C4ではそのエンベロープ値EV
は変化していないので楽音波形MWは3から再度0に変
化する。次の同期信号5YNCでエンベロープ値EVは
6となり、楽音波形MWは6となる。更に次の同期信号
5YNCでエンへ1コープステータスEVSTはディう
−イDCとなり、エンベロープ値EVは7となる。第1
図においてはディケイI)Cの時間は短く、次のクロッ
クでリリースRLとなる。リリースRLでは順次同期信
号5YNCでエンベロープ値EVは6,5,4,3,2
.1と変化し、最終的にはリリースRL終了ずなわち振
幅はOとなる
NH図(al〜fglにおいては、エンベロープ値EV
はすべて波形の埴すなわち累算値が0となるときに変化
させていた。これによって累算値は最終的に必ず0とな
っていた。この方法は楽音の1周期つまり1gI形に同
期させてエンベロープ値EVを変化させるので、エンベ
ロープ値EVを変化さ−Uるタイミング−111周期に
1度しか存在しない。そのため、エンベロープ値EVを
例えばOから7まで1周期で徐々に大きく変化させるこ
とはできず、0、次を4、更にその次を7とするように
大きなエンベロープの変化しか与えられなかった。第1
図におlる例では2サイクルで3,6と変化さ・Uてい
る。これはエンベロープの変化幅が大きくなり、見かけ
上のエンベロープのビット数が減少したことと同じであ
り、クロックノイズの発生等の問題があり間きにくい楽
音となる場合があった。
一方、これを解決する方法として、:[ンヘロープ値I
E Vを同期信号5YNCに同期せずに変化さ−Uる方
法が提案されている。
第1図(11)〜(klは同期信号5YNCと非同期で
エンへ1コープを変化さ−Uる方式のタイミングチ、「
−1、を示ず。なお、タイミングクロ・ツクEXC,同
期信号5YNC,アクツク信号A ′T” Tは前述の
場合と同しであり、第1図(al〜(C)を参照された
し)。
この方式は同期信号5YNCと非同期でエンベロく一プ
ク1コックEVCK’、 エンベロープ値EV′が変
化するものであり、例えばアク・ツク信号へ′l゛Tと
1司時にJエンベ1:1−ブステニクスEVST′がア
タック八l”となり、エンへ1コープク電コ・ツクEV
CK’によってコニンヘI:I−ブ(直EV’が1とな
る。
このときタイミングクロック1jXc 1が−+−1で
あるので楽音波形MW’は0から1になる。次に同期信
列5YNCとは無関係にエンベロープクロ・ツクEVC
K′が出力され、さらにエンベロープ値EV’が2とな
る。この間にタイミングクl:J =ツクEXC2が存
在するが、このとき基本波形データは0であるので、こ
のときの楽音波形MW’は変化はしない。なぜならば、
この方式の基本波形デ」りは微分値であり、その基本波
形データにエンベロープヂヤートを乗算して加算するこ
とによって楽音波形MW′を得ているからである。次の
エンベロープクロックEVCK ′と同時にエンベロー
プ値EV′が3となる。しかしなから、このときにはま
だタイミングクロックEXCが出力されていないので楽
音波形MW′の変化はない。この変化はタイミングクし
1ツクEXC3でなされる。
なぜならばタイミングクロックEXC3のときに基本波
形データが−1であるからである。すなわち、夕・イミ
ングクロソクEXC3のクロックによって基本波形デー
タとエンベロープ値EV′が乗算され累栃される。その
結果、楽音波形MW′は−2となる。同様にエンベロー
プクロックEVCK′によって順次エンベロープ値EV
’は4,5゜6.7と変化し、またエンベロープステー
タスEv s ”「’もディケイDCとなる。これによ
って楽音波形MW′は−2から+3.−4.+3・・・
と’A−化する。更にエンヘロープステータスEVS′
l゛′がディケイDCからリリースRLに変化し、エン
へ1.1−プ埴EV′も6,5.4・・・と減少してノ
礒豫冬1白に0となる。Jエンへ11−ブステータスE
V S i”がリリースRLの時はコニンヘローブク
ロソクEVCK ′の間隔は長く、その結果として、楽
音波形MW’はゆっ(りと小さくなる。前述の動作が順
次繰り返されるが、最終的にエンベロープ(直EV’が
01更にリリースRL力く0となったとき、この方式で
は楽音波形MW’がOとならない場合が生じる。第1図
(1()に示した楽音波形MW’は−1となっている。
前述のように最終累算部で絶対値ずなわら楽音波形をf
、Wる方式では、累算値がOとなる所以外でエンベロー
プ(+ffを変化させた場合には直流成分が残ることと
なり、これらの動作ずなわら鍵が押下されて楽音が発生
ずる動作を順次繰り返した場合、直流成分が犬となり、
例えばデジタルアナログ変換器のダイナミックレンジを
小とし、さらにはその値を越してしまう場合がある。こ
のために、非同期の方式は種々の問題があった。
本発明は非同期方式におりる直流成分の残留をなくすも
のであり、その目的はこまかな振幅の変化を非同期で行
い更に複数の楽音を同時に発生ずることを特徴とした電
子楽器を提供することにある。
本発明の特徴とするところは、押下された鍵に対応した
音階クロックを発生ずる第1のクロック発生手段と、基
本波形の微分データが格納されているメモリと、押下さ
れた鍵に対応したエンヘローブクロソクを発生ずる第2
のクロック発生手段と、前記第1のクロック発生手段に
関係して前記メモリの内容を読み取ったデータと前記第
2のクロック発生手段に関係したエンベロープ値とを乗
算する乗算回1tδと、直流補正回路と、加算回路と、
シフトメ:E:りと、累算回路とデジクルーアナログ変
換器からなり、前記直流補正回路の出力を前記シフトメ
モリに入力してシフトさ・l・るとともにシフトメモリ
の内容を読め取りこの読み取った値と前記乗算回路の出
力とを前記加算器で加算し、シフトメモリに再格納し、
前記シフl−メモリのシフト出力を累算し、その累算結
果をデジタル−アナ1−Iグ変換器でアナログ値に変換
するごとにより複数の楽音を同時出力することを特徴と
した電子楽器にある。
以下、図面を用いて本発明の詳細な説明する。
前述の従来の方式は、変化した時点以後では新しいエン
へ1:I−プ値との乗算並びに累算は正しく行われてい
る。しかし、既に出力されたずなわら既に累算されてし
まった値は古いエンベロープ値を用いたものであり、そ
れらの値と、新しいエンベロープ値との乗算結果の累算
によって前述の直流成分が発生してしまう問題が生じて
いた。本発明の原理は前述の古い累算値に補正値を加算
し、新しいエンベロープ値による累算値になるように補
正するものである。
前述の直流成分値Erは波形の微分値Δ、変化1&のエ
ンへ1−1−プ値n、変化前のエンベロープ値0の関数
として表され
−Er−ΣΔX (n−0) ・・・・(1)とな
る。ここでエンベロープ値の変化はエンヘローブクロッ
クE V CKに対して±1しか変化しないとすると
−E r −±ΣΔ ・・・・・・・・(2)となる
;
ずな;)ノち本発明の原理は、エンベロープ値のエンヘ
ロープク11ツクEVCKに対する変化は±1として、
cIIらかじめΣΔを求めておき、エンベロープ値が変
化した時点でそのときのΣΔを補正値とし7て加算し補
正するものである。
第2図、第3図は従来方式の波形図、本発明の波形図を
それぞれ示す。
第2図(b)、第3図(blは波形データであり、第2
図(a)、第3図(alがその値を累算した値ずなわぢ
エン−、ロープ値を1としたときの楽音波形である。
また第3図(C1が・そのときのデジタル値である。こ
の値が前述のΣΔであり、第2図(c) 、第3図(d
)に示すようにエンベロープ値が変化したとすると、そ
のときの楽音波形は第2図(d)、第3図+e)に示す
如くなる。
第2図+d+に示すように従来の方式においては最終的
な値に直流成分が残っているが、第3図(elに示すよ
うに本発明においては直流成分は補正されている。ずな
わら、これは非同期でエンへIコープ値が変化したとき
にそのときのΣΔを加算して補正しているからであり、
第3図(e)に示すステップS TPがその補正による
ステップである。
ffs 4図は本発明の実施例の回路構成図を示す。
なお、信号等は前述の従来の記号と同し記号を用いてい
る。音階クロック発生回路1.ステータスカウンタ2、
エンベロープカウンタ3.エンヘローデク1:1ツク発
化回路4はプLJセンザCP Uに接続する。音階りl
″ドック発生回路1のEXCの信号【Jゲート回路G1
とアンド回路A N I)の第1の入力端子と71゛レ
スカウンタ5の+1入力端子に入力する。アドレスカウ
ンタの5YNC出力は、1〕C袖正補正洛6.エンヘロ
ーブグ1′Jツタ禁止回路7゜アタック同期部8の5Y
NC入力端子に入力する。
なお、アタック同期部゛8.エンヘロープク1ニドツク
禁止回路7に入力する5YNCの結線は図中では省略し
ている。アドレスカウンタ5のアドレス出力0114子
は微分値波形メモリ9のアドレス硝子へに接続される。
その出力りは乗算回路10.DC補正回路6に人力する
。アタック同期部8には更にアタックオン信号ATTO
Nが入力し、その出力はステータスカウンタ2に入力す
る。ステータスカウンタ2のAT出力硝子はオア回路O
Rの第1の入力端子に接続される。R1−出力☆11,
1子は前述のオア回路ORの第2の入力端子o C?i
li正回路6゜エンベロープカウンタ3に接続される。
オア回路ORの出力はアンド回路ANDの第2の人力硝
子に入力し、その出力はDCC正正回路6入力する。
ステータスカウンタ2のDC出力&Ii:l子はボール
ド回路11のボールド61M1子、ストップ信号S T
61M1子はエンベロープクロック禁止回路7.補正
禁止回路12にそれぞれ入力する。エンベロープカウン
タ3の出力はボールド回1t’&11.粟算回路10゜
ゲート回路C1を介して加算回路13の加算入力端子に
接続される。またエンベロープカウンタ3のキャリー出
力はステータスカウンタ2に入力する。エンヘローブク
ロソク発化回路4のエンベロープクl:I 、、りはコ
ニンヘロープク1コック禁止回路7に入力し、その出力
はエンベロープカウンタ3と補正禁止回路12に入力す
る。補正禁止回路12のエンヘローブクロソク出力はゲ
ート回路G2のゲート入力に入力する。DC補正回路6
の出力はゲート回路G2を介してラッチ15に入力する
。
ラッチ15のfJ、1カはシフI・メモリ16に接続さ
れる。加勢回1iI813はシフトメモリ16と接続し
て′I6す、シフトメモリ16・のシフト出力は累算回
路I4に入力する。またシフトメモリ1Gには音階り【
コノ多発生回路1からのアドレス信号が入力する。累算
回路14の出力は第4図に図示しないが、デジタル−ア
ナ1コグ変換器D/Aに接続する。
第4図の本発明の実施例の動作を第8図に示すタイミン
グチャート図を用いて以下説明する。
押下された鍵の信号はプロセツサCP U T:検出さ
れ、押下された鍵に対応したデータが音階クロック発生
回I/&1に入力する。音階クロツク発止回路1ではそ
のデータに対応したクロ・ツクすなわちタイミングクロ
ックツクEXC(第8図(b))が発生し、アドレ:ζ
ノノウンタ5のデータをインクリメントする。アトLツ
ノ、カウンタ5のデータはタイミングクロックEXCに
対応して順次インクリメンI・され微分値波形メモリ9
のアドレスAをアクセスする。
また同期信号5YNC(第8図(C))を発生ずる。
同期信号5YNCはアドレスカウンタ5のキャリーであ
り、アドレスカウンタ5の内容が新たに0からスタート
を示ず信号である。微分値波形メモリ9では前述のアド
レスカウンタ5によって指定されたメモリのデータを出
力する。微分値波形メモリ9でに格納されているデータ
(第8図(I+1 )は楽音の微分値であり、DCC補
正回路6東10に入力する。アタック同期部8はアクツ
クオン信号ATTON(第8図(f))を受&ノて、次
の同期信号5YNCと同期してアタック信号A T T
(第8図(g))をステータスカウンタ2に出力する。
ステータスカウンタ2ではエンベ1コーブカウンク3の
キャリー出力すなわちステータスチェンジ信号(第8図
(kl )をカウントしアタックAT,ディゲ−I D
C、リリースRLの各ステータス信号を出力する。第
8図+11はそれらのステータスをAT。
1)C,RLでそれぞれ示す。なお、EPは前述の各ス
テータスに属さないステータスであり、ステータスカウ
ンタ2がエンプティ (空白)であることを示す。また
、ステータスカウンタ2はストップ信−3−s Tをも
出力する。この信号はエンベロープクI」ツク加重回路
7に人力し、エンベロープク1:11 、、りを出力す
るが否がの1lilJ fal+信号を出方する(第8
図+11 )。エンベロープクロック発佳回11& 4
はエンヘロープ′クロックE V CKを発生ずる回路
であノこ、ブ1コセ・ノザCI) Uでlli定された
コーンへローソリロックIEVcK(第8 図(11)
ヲ:c 7 ヘ1:I −フ/)ロノ/7 %j止回
路7に信号する。JC7ヘLJ −フクIIツクV正目
b’& 7ではステータスカウンタ2によって発生した
ストップ信M’ S Tよリエンヘロープクl:Iツク
発住回路4で発律したエンヘローブクロソクE V C
K ;f:M止するが否がを決める。第8図U)はその
信号EVCKXを示し、この信号EVCKXは工、ンヘ
I:1−プヵウンタ3に入力する。エンベロープカウン
タ3ではプロセツサcPUの指示により、ゴンベロ〜プ
波形を形成する回路であり、アタックATと同時にEV
CKXのパルスをカウントする。またディケイDCのと
きにもEVCKXのパルスをカランI・する。ステータ
スカウンタ2のリリースRLはエンベロープカウンタ3
(11) 十/ −6Ml子に入力して、おり、エンベ
ロープカウンタ3ぽリリースRLのときはエンベロープ
最大値から前述とは逆にディクリメント動作をする。
エンベロープカウンタ3の出力はボールド回12δ11
に入力し、アタックAT、 リリースRLのときはボ
ールド回路11を通過し乗算回路1oに入力する。ディ
ケイDCのときにはエンベロープカウンタ3の最大値ず
なわらアタックATの最終値がボールド回路11でボー
ルドされ乗算uIIδ10に入力する。このン1<−ル
ド回路11はディケイDCのときにエンベロープの最大
値をボールドするための回h111であり、エンベロー
プカウンタ3でディケイI) C115bカウント、さ
れるので、この値が乗算回路10 +、′人力するのを
防止する回路である。
乗算回路10は微分値波形メモリ9のデータとホールト
回路】1のデータを乗算する回路であり、エンへ1丁1
−プ値に対応した楽音波形の微分値を出力する。その埴
(Jゲート回路G1を介して加算回11’813に人力
するが、ゲート回路G1のゲートはタイミングクロック
ツクEXCでオンとなり、タイミングクロックEXCの
タイミングで加算回路13にその値を人力する。−
一方、オア回路ORはアタックATとリリースRLの各
状態の論理オアを求めており、アタックAT、 リリ
ースRLのどちらかのときアンド回路ANDのゲー1−
をオンとしてDCC正正回路にタイミングク1ドツクE
XC信号を入力する(第8図(e))。これは、ディケ
イDCのときには補正の必要がないからであり、その他
すなわちアタックA′F、リリースRI−のときのみ?
111正値が求められる。
またDC補正回路6には同期信号5YNCが入力してい
る。これはアドレスカウンタが零となったときにDC補
正回路6の内容も同時にクリアするためである。すなわ
ち、DC補正回路6では微分値波形メモリ9より得られ
るデータをアタックAT、リリースRLのときのみ累算
し、ゲート回路G2を介して加算回路13にその値を入
力するが、その累算はタイミングクロックEXCでなさ
れ、同期信号S Y N Cでたえず楽音の1周期化位
でクリアされる。第8図(dlはDC補正回路6の補正
値を示ず。
本発明において、補正はステータスが変化する時点では
行ってはならない。この補正の禁止を行うのが補正禁止
回路12.とゲート回路G2である。
補正禁止回路12ばステータスカウンタ2よりft4ら
れるストップ信号STがHレベルのときはEVCK X
を出力せず、I5レヘルのときに出力する。
補正禁止回路12の出力はゲート回路G2に入力し、D
C?ili正回路6の補正値をラッチI5に入力する
か否かを制御する。すなわち、補正禁止回路12よりり
lコックが出力されたときのみゲートをオンとしてDC
補正回路6の補正値をラッチ15に入力し、記jQさせ
る。
加算回路13はシフトメモリ16からの続出しデータと
乗算回路10からゲート回路G1を介して人力されるデ
ータとを加算する機能を有し、その結果は再度シフトメ
モリ16に格納される。シフトメモリ1Gからの前記デ
ータの読出しは音階クロック発生回路1より出力される
アドレスによって指定される。すなわち、シフトメモリ
16はシステムクロックφSによって順次格納している
データを累算回路141則にシフトし更に音階クロック
発生回路lにて指定されたメモリの内容を加算回路13
に出力するとともにその結果を格納する(幾能を有して
いる。
2’lS 4図に示した本発明の実施例4J複数の音を
同時に発生ずる機能を有しており、音階クロック発生回
路1.ステータスカウンタ2.エンベロープカウンタ3
.エンヘロープク1コック発生回路4゜アドレスカウン
タ5’、DC補正回路6.エンヘローブクロック禁止回
路7.アタンク同期部8はそれぞれ複数音を発生ずるた
めのシフトレジスタを備えている。これらのシフ1〜レ
ジスタはシステムクロックφSでデータをシフ1−シ、
前述の第8図を用いた説明における各動作がシフトされ
るたびに行われる。すなわち、シフトレジスタは各機能
がなされるように閉ループを構成しており、システムク
ロックφSによってループ状にデータがシフトし、対応
する楽音を発生ずる動作ずなわら前述の説明におりる動
作がなされる。
前述の?51数の楽音に対応した動作が順次なされ、シ
フI・メモリに格納される。直流補正に関係するデータ
はラッチ15を介してシフトメモリ16のシフト入力に
入力し、順次出力側にシフトする。
また、楽音の変化値はゲート回路G1を介して加算回路
13に入力するが、このときの被加算値は音階クロック
発生回路1で指定されるシフトメモリ16の内容であり
、その結果がシフトメモリ16の同しア1ルスに入力す
る。シフトメモリは楽音の周波数の精度をシステムクロ
ックφSのレベルにするために設4Jたものである。
シフトメモリ16のシフト出力は累算回路14に入り累
算される。シフトメモリの内容は、あくまでも直流補正
値と楽音の変化値しか格納されていないので、それらを
捌算して複数の楽音の合成波のデジタル値を発η−する
。第4図の本発明の実施例には図示されていないが、そ
の出力データはデジタル−アナログ変換器D/Aに入力
し、アナI:lグ信号となって増り口器を介してスピー
カで楽音として出力される。
第8図(ロ)はデジタル−アリ−ログ変換l路の出力波
形を示す。第8図に示したチャー1・図ば1楽音発生の
ためのチャー1・図であり、これはシステムクロックφ
Sによって順次繰り返される。例えば各シフトレジスタ
が8ステツプを有するならば8回づつの単位で順次繰り
返される。
g(s 5図はアクツク同期部8の回路図を示す。アク
、クオン信号A Ti” ONはオア回路01に入り、
その出力はアンド回路ANI、AN2の各入力に入力す
る。アンド回1/& A N 1の出力はレジスタR1
を介してオア回路01に入力する。一方、同期信号5Y
NCはアンド回路AN2に入力し、その出力はアタック
信号A T Tとしてステータスカウンタ2に出力する
ともにインバータIlを介してアンド回路ΔN1に入力
する。オア回路O1、アンド回路へNl、 レジスタ
R1はループを形成しており、アクツクオン信号A ”
r’I” ONの信号はこのループ内に記憶される。す
なわち、アク・7クオン信号八”I” T ONが入力
するとシフトレジスタの入カビソトはHレベルとなり、
シフトレジスタR1を一巡する毎にアンドゲート回路へ
N2をオンとする。その結果法の同期信号5YNCはア
ンド回路AN2を介してアタック信号A T′「として
出力されるとともにインバータ11を介してテント回d
l’l A N 2に入力し、シフトレジスタの大カビ
ソトをI77レベルする。
第6図はDCC正正回路6ゲート回路G2のそれぞれの
回路図を示す。アンド回路ANDの出力はアンド回路Δ
N3〜AN6の第1のゲートに共通に入力する。ま)こ
、微分値波形メモリ9より微分値がアンド回路AN3〜
AN6の第2のゲーI・に入力する。アンド回路AN3
〜AN6の出力は排他的論理オアEORI〜EOR4を
介して6ビツトのフルアダーFAの加算人力BO−13
3に入力する。一方、ステータスカウンタ2のリリース
旧7並びに微分値波形メモリ9のマイナス信号番よIJ
I他的論理オーJ’ E OIt 5に入力し、その信
号(よキ中す−人力Ciと(〕1他的論理オアEORI
〜EOR4とフルアダーF” Aの加算人力B4.B5
に入力する。同期信号5YNCはレジスタR2〜R7の
リセット端子入力に入力する。フルアダーFAの加算信
号SO〜加算信号S5はレジスタR2〜R7の人力に入
力し、その信号はアンド回路AN7〜ΔN12とフルア
ダーFAの被加算入力AO〜Δ5に1・妾に充される。
またアンド回路ANT〜AN12の他方のゲートは補正
禁止回路12の出力が共通に接続され、その出力はう・
ノチ15に入力する。アンド回l洛AN7〜AN12が
第4図にお()るゲート回路G2である。微分値波形メ
モリ9より入力した信号はアンド回路ANDを介して入
力したタイミングクロックEXCによってアンド回路Δ
N3〜AN6のゲートがオンとなり、排他的論理オアE
ORI〜EOR4を介してフルアダーFAでシフトレジ
スタI≧2〜R7の出カビ・ノドに格納されている値と
加算される。その結果は加算信号SO〜S5より出力さ
れ再度シフトレジスタR2〜R7の人カビソトに格納さ
れる。1ノ1.他的論理オアEOR5の出力は加嘗か減
算かを指定する信号であり、その出力がHレベルのとき
は減算゛[7L/ベルのときは加q−動作となる。フル
アダーFAは加り、;信であるが加算入力BO〜B3に
接続しているIJI: lIl+的論理オアEOR1〜
EOR4によって条件に、]1.っ−こは2の補数が作
られる場合がある。
この場合に番、1減算となる。アタックAT時とリリー
スRL時では+11;正する値が正負逆となるため排他
的論理オアBOR5ではリリースRLと微分値波形メモ
リ9と排他的論理和によってその処理を決めている。す
なわち排他的論理オアEOR5の出力はリリースRLの
状態では微分値波形メモリ9のデータがマイナスのとき
は加算信号となり、プラスのときは減算信号となる。ま
た、リリースRL、の状態でないときには微分値波形メ
モリ9のデータ)(マイナスのときには減算信号となり
、プラスのときには加算信号となる。フルアダーFAの
加算結果が格納されるシフトレジスタR2〜R7はエン
ベロープ値がlであるときの複数の楽音の楽音波形値を
有しているが、その符号は前述のように、リリースRL
のときに4J逆となゲUb)る。
シフ!・レジスタR2〜R7のリセ・ノド端子に入力し
ている同IUI信号5YNCは楽音の1周期単位でシフ
トレジスタR2〜R7の入カビ・ノドをリーヒ・ノI・
するものであり、これはシフトレジスタR2〜R7に格
イ内されるデータがステータスによって11己負逆方向
を有し、それらを同期信月S Y N C+、こ」;っ
て同期さ−1るために入力される。つまり、同期信’1
4SY N Cに完全に同期するよう(こ対応したビッ
トずなわらシフトレジスタR2〜R7の入カビ7!−を
クリアする。
fi’s 7図ハエ7−< I:J−プク1:1−./
り禁止回路7.?di正禁止回路12の回路図を示す。
エンヘローツブりI−1ツク発生1ill!l路4のコ
ーンベIコーブり蒐」・ツクEVC1(はアンド回路A
N13の第1の入力に入力する。
一方同期信号5YNCはオア回路02を介してジットレ
ジスタR9に入力し、ストップ信号STはインバータ+
3.アンド回1/1)ANS、オア回路02を介してシ
フトレジスタR9に入力する。シフI・レジスタR9の
出力はアンド回路AN13に入力するとともにアン1−
回路ANSに入力する。アンド回路AN13の出力すな
わらEVCKXはエン・\ロープカウンタ3と補正禁止
回路12のアンド回路AN14に入力する。アンド回路
AN14にはまたストップ信号STが・インバータI2
を介して入力して]3す、その出力はシフ1−レジスタ
R8を介してゲート回路G2に人力する。ストップ信号
STが入力されるとインバータ13.アン1回路ANS
、オア回路02を介してシフトレジスタR9の入カビソ
トはI、レベルとなる。これば順次シフトしてアンド回
路AN13に出力する。シフ1−レジスタR9の出力が
LレベルであるとアンI゛回路ΔN13に入力したエン
ベローフリロックE V CKは出力されなくなる。ス
トップ信号STの次に同期信号5YNCが入力すると、
シフトレジスタR9の入カビソトはI(レベルとなって
システムクロックφSによって左シフl−Lシフトレジ
スフR9の出力ビットにHが出力されたときアンド回路
へN13をオンとしエンヘローブクロソクIE V C
Kが出力される。ずなわらごの信号はEVCKXであり
、エンヘローブカウンタ3に入力するとともにアン1回
路AN14に入力する。ずなわち、ストップ信号STに
よって複数の楽音のうりの1楽音に対応するシフトレジ
スタのビットはストップ信号S Tが入力するとそのの
らエンヘロープク1コックEVCKが出力するのを同期
/N 勺、 3YNCが人力するまで禁止するフラグを
記(1する。
ストップ信号STが入力されても対応するビットがシフ
i・レジスタR9から出力されるまでその時のエンへ「
1−アクl」ツクE V CKはアンド回路AN13を
介して出力される。このときのエンへ(コープクl:l
7りEV CKを禁止するのが補正禁止回路12であ
り、アンド回路AN14がストップ信号S′Fのインバ
ート信号によってオフされ、ごのときにはシフトレジス
タR8にはE V CK Xは入力されない。
第8図(m+はゲート回路G2へ入力する補正イネーブ
ル(j< 1;]で沙)る。第8図(m+においてX印
が記されてい、乙り1ドツクが補正禁止回路12によっ
て補正禁止され)こクロックである。
以上一実施例を用いて本発明の詳細な説明した。
本発明によれば、エンベロープの変化は楽音波形の1周
期中で何回も可能であり、エンベロープを急激に変化さ
・Uても、直流成分が残留することはなく、楽器の楽音
により近い音を同時に複数発生ずる電子楽器を18Iる
ことが可能である。
なお、本発明の実施例においてはシフトレジスタ110
〜R9は1M数の楽音を同時に発生ずる数だけのシフト
段数を有すれば良く、例えば最大8楽音同時に発?Lす
る場合には8ステツプシフトレジスタで良い。
さらに本発明の実施例ではエンベロープ値の変化は±1
として説明したが、これは。DC補正回路の出力に変化
値を乗算することによって2.3・・・と大きくするこ
とも可能である。[)/A converter converts it into an analog value. A clock signal corresponding to the pressed key is generated, the clock signal is counted by a counter, and the contents of the waveform memory in which the waveform data is stored are read based on the value, thereby forming digital waveform data. The waveform data stored in the waveform memory is a differential value of the waveform, and the data read from the waveform memory is accumulated to form digital data of the waveform. In digital processing, the amplitude of the envelope is changed by differentiating the waveform read from the waveform memory (+A) by multiplying the waveform data by the envelope value and summarizing the result. There are two types of generation: one is generated by analog processing, and the other is generated by digital processing. However, with advances in LSI technology, it has become possible to easily perform digital processing, and now most cases are generated by digital processing. be. Electronic musical instruments that generate musical tones through digital processing.
C is also processed to have the attack, digital, and release states described above. In the case of digital processing, instead of multiplying the accumulated result by an envelope value, the envelope value is multiplied by the waveform data before accumulation, that is, the differential data of the waveform, and the envelope value is changed by -1.
The timing at which data is generated is limited to the digital data of a specific waveform. Generally, the timing when changing the envelope value and multiplying the waveform data, which is the differential data of the waveform, is when the cumulative value is O.
It was time to do so. Figure 1 (al) to (6) are timing charts showing each timing of the electronic musical instrument, in which the multiplication timing described above is when the accumulated value becomes 0. The waveform timing clock EXC enters the address counter that specifies the address of the memory storing the basic waveform.The waveform shown in Figure 1 will be explained below assuming that it is a pulse-like waveform stored in the memory. That is, one waveform is made up of four clocks, and the timing clock EX
When the timing clock is EXC2, the basic waveform data is -1-1, and when the timing clock is EXC2, it is 0. timing clock EXC
When the signal is 3, -1 is output from the memory, and when the evening/timing clock EXC4 is, O is output from the memory. Fig. 1 fb) 4J synchronization signal 5YNG is not shown. The synchronization signal 5YNC is a system clock for the system to operate in synchronization with the signal, and the attack signal ATT (FIG. 1 (C1), enrobe clock EVcK8 (i:
f Kawaguchi + il +), envelope value EV (Fig. 1 te
l), en・\rope status EVST (Fig. 1 (
f)) l, : l knee 1'bei changes in synchronization with this signal. The attack signal ATT is a signal indicating the start of an attack,
Output when a key is pressed. The envelope 1:1-p status EVS'[' becomes attack AT due to the Zuna straw signal. The envelope clock IEVCK is a signal that provides the timing at which the envelope changes, and the envelope value E■ changes according to this signal. At the start of the attack, the envelope value EV becomes 0, and the envelope value EV becomes 3 at the same time as the start clock. The musical sound waveform MW rises from O to 3 according to the timing clock EXC1. Timing Clock E
In X C2, timing clock EXC3, timing clock EXC4, its envelope value EV
has not changed, so the tone waveform MW changes from 3 to 0 again. At the next synchronization signal 5YNC, the envelope value EV becomes 6, and the musical tone waveform MW becomes 6. Furthermore, with the next synchronization signal 5YNC, the encoder status EVST becomes DIDC, and the envelope value EV becomes 7. 1st
In the figure, the time of decay I)C is short, and release RL occurs at the next clock. In release RL, the envelope value EV is 6, 5, 4, 3, 2 with sequential synchronization signal 5YNC.
.. 1, and finally the release RL ends, that is, the amplitude becomes O (in al to fgl, the envelope value EV
were all changed when the waveform value reached 0, that is, when the cumulative value reached 0. As a result, the cumulative value always ended up being 0. In this method, the envelope value EV is changed in synchronization with one period of the musical tone, that is, the 1gI type, so the timing at which the envelope value EV is changed only exists once every -111 period. Therefore, it is not possible to gradually change the envelope value EV from, for example, 0 to 7 in one cycle, and only large envelope changes such as 0, then 4, and then 7 can be applied. 1st
In the example shown in the figure, it changes to 3 and 6 in two cycles. This is equivalent to an increase in the range of change in the envelope and a decrease in the apparent number of bits of the envelope, which may lead to problems such as the generation of clock noise, resulting in a musical tone with difficult intervals. On the other hand, as a way to solve this problem: [Nherop value I
A method has been proposed in which EV is changed without synchronizing with the synchronization signal 5YNC. Fig. 1 (11) - (kl is the timing check of the method in which 1 column is changed to the encoder asynchronously with the synchronizing signal 5YNC,
-1, not shown. Note that the timing clock EXC, synchronizing signal 5YNC, and actuating signal A'T''T are the same as in the previous case, and refer to FIG. 1 (al to (C)). The envelope value EV' changes asynchronously with 5YNC, and the envelope value EV' changes as the envelope value EVCK' changes. l", and 1 unit to 1 unit EV
CK' causes Koninhe I:I-B (direct EV' to become 1. At this time, since the timing clock 1jXc1 is -+-1, the musical sound waveform MW' changes from 0 to 1. Next, the synchronization signal sequence 5YNC and Irrespective of the envelope black/tsuk EVC
K' is output, and the envelope value EV' becomes 2. During this time, there is a timing clock 1:J = EXC2, but since the basic waveform data is 0 at this time, the musical sound waveform MW' at this time does not change. because,
This is because the basic waveform data in this method is a differential value, and the musical sound waveform MW' is obtained by multiplying the basic waveform data by the envelope diameter and adding the result. At the same time as the next envelope clock EVCK', the envelope value EV' becomes 3. However, since the timing clock EXC has not yet been output at this time, there is no change in the tone waveform MW'. This change is made in one timing EXC3. This is because the basic waveform data is -1 at timing clock EXC3. That is, the basic waveform data and the envelope value EV' are multiplied and accumulated by the clock of the evening timing clock EXC3. As a result, the tone waveform MW' becomes -2. Similarly, the envelope value EV is sequentially determined by the envelope clock EVCK'.
' changes from 4.5°6.7, and the envelope status Ev s "' also becomes Decay DC. As a result, the tone waveform MW' changes from -2 to +3.-4.+3...
and 'A-'. Furthermore, the envelope status EVS'
l'' changes from Decay DC to Release RL, and En's 1.1-puhani EV' also decreases to 6, 5.4, etc., and becomes 0 at Noiso Yufuyu 1 White. J en 11-bus status E
When V S i'' is release RL, the interval between the Koninherob crosses EVCK' is long, and as a result, the musical sound waveform MW' gradually becomes smaller.The above operations are repeated one after another, but eventually the envelope (When the direct EV' becomes 01 and the release RL force becomes 0, the musical sound waveform MW' may not become O in this method.The musical sound waveform MW' shown in FIG. As mentioned above, the final accumulator converts the musical sound waveform to f without the absolute value.
In the W method, if the envelope (+ff) is changed at a point other than where the accumulated value is O, a DC component will remain, and the operation in which a key is pressed and a musical tone is generated without these operations is When repeated sequentially, the DC component becomes a dog,
For example, the dynamic range of a digital-to-analog converter may be reduced or even exceeded. For this reason, the asynchronous method has various problems. The present invention eliminates the residual DC component that occurs in an asynchronous system, and its purpose is to provide an electronic musical instrument characterized by making small amplitude changes asynchronously and generating multiple musical tones simultaneously. be. The present invention is characterized by a first clock generation means for generating a scale clock corresponding to the pressed key, a memory storing differential data of the fundamental waveform, and an input scale clock corresponding to the pressed key. The second one that generates a heroic cross
a multiplication circuit 1tδ for multiplying data obtained by reading the contents of the memory in relation to the first clock generation means by an envelope value related to the second clock generation means; and a DC correction circuit. and an adder circuit,
Shift Me: E: Consists of an accumulator circuit and a digicrew analog converter, and inputs the output of the DC correction circuit to the shift memory and reads the contents of the shift memory at the same time as shifting. adding the value and the output of the multiplication circuit in the adder, and storing the result again in the shift memory;
An electronic musical instrument characterized in that a plurality of musical tones are simultaneously output by accumulating the shift outputs of the shift memory and converting the accumulated results into analog values by a digital-to-analog converter. be. Hereinafter, the present invention will be explained in detail using the drawings. In the conventional method described above, after the point of change, the multiplication with the new input value and the accumulation are performed correctly. However, the values that have already been output but have already been accumulated use old envelope values, and the aforementioned DC component is generated by accumulating the multiplication results of those values and the new envelope value. There was a problem that occurred. The principle of the present invention is to add a correction value to the old accumulated value and correct it so that it becomes the accumulated value based on the new envelope value. The aforementioned DC component value Er is expressed as a function of the waveform differential value Δ, the envelope value n of the change 1 &, and the envelope value 0 before the change, −Er−ΣΔX (n−0) . (1) becomes. Here, assuming that the envelope value changes by only ±1 with respect to the enrobe clock EV CK, it becomes -E r -±ΣΔ ・・・・・・・・・(2); The principle of the present invention is that the change in envelope value with respect to envelope value EVCK is ±1,
cII, ΣΔ is calculated in advance, and when the envelope value changes, the current ΣΔ is added as a correction value of 7 for correction. FIGS. 2 and 3 show waveform diagrams of a conventional system and a waveform diagram of the present invention, respectively. Fig. 2(b), Fig. 3 (bl is waveform data,
Figure (a), Figure 3 (al is the accumulated value of the value Zunawajien-, the musical sound waveform when the rope value is 1), and Figure 3 (C1 is the digital value at that time) This value is the aforementioned ΣΔ, and is shown in Figures 2(c) and 3(d).
If the envelope value changes as shown in ), the musical sound waveform at that time will become as shown in Fig. 2(d) and Fig. 3+e). As shown in Figure 2+d+, in the conventional method, a DC component remains in the final value, but in the present invention, as shown in Figure 3 (el), the DC component is corrected. , This is because when the I cope value changes asynchronously, the ΣΔ at that time is added and corrected.
Step STP shown in FIG. 3(e) is a step resulting from this correction. ffs Figure 4 shows a circuit configuration diagram of an embodiment of the present invention. Note that the same symbols as the conventional symbols described above are used for signals and the like. Scale clock generation circuit 1. status counter 2,
Envelope counter 3. The Enherodec 1:1 output circuit 4 is connected to the LJ sensor CPU. scale l
"EXC signal of dock generation circuit 1 [J gate circuit G1
and the first input terminal of the AND circuit AN I) and the +1 input terminal of the 71-counter 5. The 5YNC output of the address counter is 1] C sleeve correction Raku 6. Enherobug 1'J ivy inhibition circuit 7゜attack synchronization section 8 5Y
Input to the NC input terminal. Note that the attack synchronization section 8. The connection of 5YNC that is input to the encoder block 1 check inhibition circuit 7 is omitted in the figure. The address output 0114 of the address counter 5 is connected to the address glass of the differential value waveform memory 9. Its output is the multiplication circuit 10. The DC correction circuit 6 is manually powered. The attack synchronization section 8 further includes an attack-on signal ATTO.
N is input, and its output is input to status counter 2. AT output glass of status counter 2 is OR circuit O
is connected to the first input terminal of R. R1-output ☆11,
The first child is the second input terminal oC? of the aforementioned OR circuit OR. i
li positive circuit 6° connected to envelope counter 3. The output of the OR circuit OR is input to the second manual glass of the AND circuit AND, and its output is input to the DCC positive circuit 6. DC output of status counter 2 &Ii:l terminal is bold 61M1 terminal of bold circuit 11, stop signal S T
61M1 child is envelope clock inhibition circuit 7. The signals are respectively input to the correction prohibition circuit 12. The output of envelope counter 3 is bold times 1t'& 11. The square calculation circuit 10 is connected to the addition input terminal of the addition circuit 13 via the gate circuit C1. Further, the carry output of the envelope counter 3 is input to the status counter 2. The envelope clock l:I, , , of the envelope clock generation circuit 4 is input to the Koninhero clock 1 cock inhibition circuit 7, and its output is input to the envelope counter 3 and the correction inhibition circuit 12. The encoder output of the correction inhibition circuit 12 is input to the gate input of the gate circuit G2. DC correction circuit 6
The output is input to the latch 15 via the gate circuit G2. fJ and 1 of the latch 15 are connected to the shift I memory 16. The auxiliary circuit 1iI813 is connected to the shift memory 16 'I6', and the shift output of the shift memory 16 is inputted to the accumulation circuit I4. In addition, shift memory 1G has a musical scale [
An address signal from the multiple occurrence circuit 1 is input. Although not shown in FIG. 4, the output of the accumulator circuit 14 is connected to a digital-to-analog 1-cog converter D/A. The operation of the embodiment of the present invention shown in FIG. 4 will be explained below using the timing chart shown in FIG. The signal of the pressed key is detected by the processor CPU T: and data corresponding to the pressed key is input to the scale clock generation circuit I/&1. The scale clock generation circuit 1 generates a clock corresponding to the data, that is, a timing clock EXC (FIG. 8(b)), and the address: ζ
The data in the non-counter 5 is incremented. The data in the counter 5 is sequentially incremented in response to the timing clock EXC and stored in the differential value waveform memory 9.
access address A of . It also generates a synchronizing signal 5YNC (FIG. 8(C)). The synchronization signal 5YNC is a carry of the address counter 5, and is a signal that does not indicate that the contents of the address counter 5 newly start from 0. The differential value waveform memory 9 outputs the memory data specified by the address counter 5 mentioned above. The data (I+1 in FIG. 8) stored in the differential value waveform memory 9 is the differential value of the musical tone, and is input to the DCC correction circuit 6 East 10. f)), and in synchronization with the next synchronization signal 5YNC, the attack signal A T T
(FIG. 8(g)) is output to the status counter 2. The status counter 2 counts the carry output of the envelope 1 cove count 3, that is, the status change signal (Fig.
It outputs each status signal of C and release RL. Figure 8+11 AT those statuses. 1) Indicated by C and RL, respectively. Note that EP is a status that does not belong to the above-mentioned statuses, and indicates that the status counter 2 is empty (blank). The status counter 2 also outputs a stop signal -3-sT. This signal is inputted to the envelope clock I'k weighting circuit 7, which outputs the envelope clock 1:11, .
Figure +11). Envelope clock starting times 11 & 4
is the circuit that generates the envelope clock E V CK (see Figure 8 (11)).
wo: c 7 he 1: I -f/)rono/7 %j Signal to the stop circuit 7. To JC7 LJ - Fuku II Tsuku V main b'& 7 is the stop signal M' ST generated by status counter 2.
K; f: Decide whether to stop M or not. FIG. 8U) shows the signal EVCKX, which is input to the counter 3. The envelope counter 3 is a circuit that forms a gondola waveform according to instructions from the processor cPU, and at the same time as the attack AT.
Count the CKX pulses. Also, during decay DC, the pulse of EVCKX is turned on. Release RL of status counter 2 is envelope counter 3
(11) When the input signal is input to 10/-6M1 and the envelope counter 3 is released RL, a decrement operation is performed from the maximum envelope value in the opposite manner to the above. The output of envelope counter 3 is bold times 12δ11
When it is attack AT or release RL, it passes through bold circuit 11 and is input to multiplier circuit 1o. In the case of decay DC, the maximum value of the envelope counter 3 and the final value of the attack AT are bolded by the bold circuit 11 and input to the multiplication uIIδ10. This number 1<- field circuit 11 is a circuit h111 for bolding the maximum value of the envelope at the time of decay DC, and since the envelope counter 3 counts the decay I) C115b, this value is sent to the multiplication circuit 10 +, 'This is a circuit that prevents manual effort. The multiplication circuit 10 is a circuit that multiplies the data of the differential value waveform memory 9 and the data of the halt circuit 1, and
- Outputs the differential value of the musical sound waveform corresponding to the tap value. The value is input to the addition circuit 11'813 via the J gate circuit G1, and the gate of the gate circuit G1 is turned on by the timing clock EXC, and the value is input to the addition circuit 13 at the timing of the timing clock EXC. - On the other hand, the OR circuit OR calculates the logical OR of each state of attack AT and release RL, and when either attack AT or release RL occurs, the AND circuit AND's gate 1 -
Turn on the timing check 1 dock E to the DCC positive circuit.
Input the XC signal (Fig. 8(e)). This is because there is no need for correction when using Decay DC, and only when using Attack A'F and Release RI-.
111 positive value is found. Further, a synchronizing signal 5YNC is input to the DC correction circuit 6. This is because when the address counter becomes zero, the contents of the DC correction circuit 6 are also cleared at the same time. That is, the DC correction circuit 6 accumulates the data obtained from the differential value waveform memory 9 only at the time of attack AT and release RL, and inputs the value to the addition circuit 13 via the gate circuit G2. This is done by the timing clock EXC, and is constantly cleared by the synchronization signal SYNC every one cycle of the musical tone. FIG. 8 (dl does not indicate the correction value of the DC correction circuit 6. In the present invention, correction must not be performed at the time when the status changes. The correction prohibition circuit 12 and the gate circuit prohibit this correction. G2.When the stop signal ST outputted from the status counter 2 by the correction prohibition circuit 12 is at H level, EVCK
is not output, but is output when the level is I5. The output of the correction prohibition circuit 12 is input to the gate circuit G2, and
C? Controls whether or not the correction value of the ili positive circuit 6 is input to the latch I5. In other words, the gate is turned on only when l cock is output from the correction prohibition circuit 12, and the DC
The correction value of the correction circuit 6 is inputted to the latch 15 and written as jQ. The adder circuit 13 has a function of adding successive data from the shift memory 16 and data manually input from the multiplier circuit 10 via the gate circuit G1, and the result is stored in the shift memory 16 again. Reading of the data from the shift memory 1G is specified by an address output from the scale clock generation circuit 1. That is, the shift memory 16 shifts sequentially stored data to the accumulation circuit 141 according to the system clock φS, and further transfers the contents of the memory designated by the scale clock generation circuit l to the addition circuit 13.
2'lS Embodiment 4J of the present invention shown in Fig. 4 has a function of simultaneously generating multiple tones, and has a scale clock generation circuit. 1. Status counter 2. Envelope counter 3
.. Enheropook 1 cock generation circuit 4゜address counter 5', DC correction circuit 6. Enherobe clock inhibition circuit7. Each of the tank synchronizers 8 is equipped with a shift register for generating a plurality of tones. These shift 1 to registers shift data by system clock φS,
Each operation described above using FIG. 8 is performed every time there is a shift. In other words, the shift register constitutes a closed loop so that each function can be performed, and the data is shifted in a loop by the system clock φS, and the operation described above is performed while generating the corresponding musical tone. Ru. The aforementioned? Operations corresponding to the 51 musical tones are performed sequentially and stored in the Schiff I memory. Data related to DC correction is input to the shift input of the shift memory 16 via the latch 15, and is sequentially shifted to the output side. Further, the change value of the musical tone is input to the adder circuit 13 via the gate circuit G1, but the augend at this time is the content of the shift memory 16 specified by the scale clock generation circuit 1, and the result is the content of the shift memory 16. Enter the same number in 16. The shift memory is provided in order to adjust the frequency accuracy of musical tones to the level of the system clock φS. The shift output of the shift memory 16 enters an accumulation circuit 14 and is accumulated. Since the contents of the shift memory only store DC correction values and musical tone change values, they are divided to generate a digital value of a composite wave of a plurality of musical tones. Although not shown in the embodiment of the present invention in FIG. 4, the output data is input to a digital-to-analog converter D/A, becomes an analog I:l signal, and is output to a speaker via an amplifier. is output as musical sound. FIG. 8(b) shows the output waveform of the digital-alley-log conversion path. This is a chart 1 diagram for generating a musical tone shown in FIG. 8, which is based on the system clock φ
S is repeated sequentially. For example, if each shift register has 8 steps, the steps are sequentially repeated in units of 8 steps. g(s) Figure 5 shows the circuit diagram of the actuator synchronization section 8. The actuator and quon signal A Ti"ON enters the OR circuit 01,
The output is input to each input of AND circuits ANI and AN2. The output of AND circuit 1/&A N 1 is in register R1
The signal is input to OR circuit 01 via. On the other hand, synchronization signal 5Y
NC is input to an AND circuit AN2, and its output is output to the status counter 2 as an attack signal ATT, and is also input to the AND circuit ΔN1 via an inverter Il. OR circuit O1, Nl to AND circuit, and register R1 form a loop, and actuate on signal A.
The r'I" ON signal is stored in this loop. That is, when the ac/7 quon signal 8"I" T ON is input, the input voltage of the shift register becomes H level,
N2 is turned on to the AND gate circuit every time the shift register R1 goes around. As a result, the synchronizing signal 5YNC of the method is outputted as an attack signal AT' through the AND circuit AN2, and is also outputted as the tent signal A'T' through the inverter 11.
Input to l'l AN 2 and set the shift register's large level to I77. FIG. 6 shows each circuit diagram of the DCC positive/positive circuit 6-gate circuit G2. The output of the AND circuit AND is the AND circuit Δ
It is commonly input to the first gates of N3 to AN6. M) This, the differential value from the differential value waveform memory 9 is stored in the AND circuit AN3~
input to the second gate I of AN6. AND circuit AN3
The output of ~AN6 is added to the 6-bit full adder FA's addition manual BO-13 via the exclusive OR EORI~EOR4.
Enter 3. On the other hand, the release old 7 of the status counter 2 and the minus signal number IJ of the differential value waveform memory 9
Input the signal (Yoki Chusu - human power Ci and ()1 Alternative logic OR EORI
~ EOR4 and full adder F” A’s additional human power B4.B5
Enter. The synchronizing signal 5YNC is input to the reset terminal inputs of registers R2 to R7. The addition signal SO to addition signal S5 of the full adder FA is input to the registers R2 to R7, and the signals are applied to the AND circuits AN7 to ΔN12 and the augend inputs AO to Δ5 of the full adder FA. Further, the output of the correction inhibition circuit 12 is commonly connected to the other gates of the AND circuits ANT to AN12, and the output is
Input in notch 15. AND circuits AN7 to AN12 are the gate circuits G2 shown in FIG. The signal input from the differential value waveform memory 9 is input to the AND circuit Δ by the timing clock EXC input via the AND circuit AND.
The gates of N3 to AN6 are turned on, and the exclusive logic OR E
It is added to the value stored in the output node of the shift register I≧2 to R7 in the full adder FA via ORI to EOR4. The results are output from the addition signals SO to S5 and stored again in the shift registers R2 to R7. 1 no 1. The output of the alternative logic OR EOR5 is a signal specifying addition or subtraction, and when the output is at H level, it is a subtraction operation.[When it is 7L/bell, it is an addition operation. Full adder FA is added, but IJI connected to addition input BO~B3: IIl+ logical OR EOR1~
Conditions by EOR4]1. There are cases where a two's complement number is created. In this case, the number is subtracted by 1. +11 at the time of attack AT and release RL; since the positive value is reversed, the processing is determined by the exclusive OR of release RL and differential value waveform memory 9 in exclusive logic OR BOR 5. That is, in the release RL state, the output of the exclusive OR EOR5 becomes an addition signal when the data in the differential value waveform memory 9 is negative, and becomes a subtraction signal when it is positive. Also, when it is not in the release RL state, the data in the differential value waveform memory 9) (when it is negative, it becomes a subtraction signal; when it is positive, it becomes an addition signal. The shift registers R2 to R7, which store the addition results of the full adder FA, are envelope values. has the musical waveform values of multiple musical tones when is l, but the sign is the release RL as described above.
When , 4J is reversed. Schiff!・The same IUI signal 5YNC input to the reset throat terminals of registers R2 to R7 changes the input mold throats of shift registers R2 to R7 in units of one period of musical tone.
This means that the data stored in the shift registers R2 to R7 has a negative or negative direction depending on the status, and they are synchronized. input to display. In other words, synchronous signal '1
To completely synchronize with 4SYNC (clear the corresponding bits of the shift registers R2 to R7). ./
7. ? A circuit diagram of the di-prohibition circuit 12 is shown. Enherotsuburi I-1 Tsuku occurrence 1ill! 1 path 4's Kornbe I Korburi tsuku EVC1 (and circuit A
input to the first input of N13. On the other hand, the synchronizing signal 5YNC is input to the jitter register R9 via the OR circuit 02, and the stop signal ST is input to the inverter +
3. AND circuit 1/1) ANS, input to shift register R9 via OR circuit 02. The output of the shift I register R9 is input to the AND circuit AN13.
Input to circuit ANS. The output of the AND circuit AN13, ie, EVCKX, is input to the AND circuit AN14 of the en-rope counter 3 and the correction inhibition circuit 12. The AND circuit AN14 also receives a stop signal ST and the inverter I2.
]3, and its output is input to the gate circuit G2 via the shift register R8. When the stop signal ST is input, the inverter 13. Anne 1 circuit ANS
, the input voltage of the shift register R9 via the OR circuit 02 becomes I level. Then, the signals are sequentially shifted and output to the AND circuit AN13. When the output of the shift 1 register R9 is at L level, the envelope relock EV CK input to the amplifier circuit ΔN13 is no longer output. When synchronization signal 5YNC is input next to stop signal ST,
When the input voltage of the shift register R9 becomes I (level) and H is output to the output bit of the left shift register R9 by the system clock φS, N13 is turned on to the AND circuit and the enrove cross IE V C
K is output. The Zuna straw signal is EVCKX, which is input to the enherobe counter 3 and also to the AN1 circuit AN14. That is, when the stop signal ST inputs the bit of the shift register corresponding to one of the plural musical tones, the bit of the shift register corresponding to one of the plural musical tones is input. Write down a flag that prohibits manual input (set to 1).
1-acl'' (EVCK) is outputted via the AND circuit AN13. To En at this time (Kopuku l: l
It is the correction prohibition circuit 12 that prohibits the EV CK X from being inputted to the shift register R8 when the AND circuit AN14 is turned off by an invert signal of the stop signal S'F. Fig. 8 (m+ is the correction enable input to the gate circuit G2 (j <1;). Fig. 8 (m+ is marked with an The present invention has been described above in detail using one embodiment. According to the present invention, the envelope can be changed many times within one period of the musical sound waveform, and the envelope can be changed rapidly. Even if the shift register 110 changes, no DC component remains, and it is possible to create an electronic musical instrument that simultaneously generates multiple tones closer to the musical tones of the musical instrument.In the embodiment of the present invention, the shift register 110
~R9 only needs to have the number of shift stages that can generate 1M musical tones at the same time, for example, up to 8 musical tones at the same time? In the case of L, an 8-step shift register is sufficient. Furthermore, in the embodiment of the present invention, the change in envelope value is ±1
I explained it as, but this. It is also possible to increase the value to 2.3 by multiplying the output of the DC correction circuit by a change value.
第1図は従来の電子楽器のクイミングチャーl−レIで
あり、(・1)はタイミングクロック、tblは同期信
号、(ヒ])はアタック信号、(dl、 (hlはエン
ベロープク1:+ 7り、tea、 (エンはエンへl
コーフ゛値、if)、 fJ)はエンベロープステータ
ス、fgl、 (klは楽音波形をそれぞれ示す。第2
図は従来の電子楽器の基本波形図、第3図は本発明の電
子楽器の基本波形図、第4図は本発明の実施例の回路構
成図、第5図〜第7図はその回路図、第8図は本発明の
電子楽器のタイミングナート−1・図であり、(a)は
波形微分値、fblはタイミングクロック、(C)は同
期信号、(dlは補正値、(elはデー1〜信列、(f
lはアクツクオン信号、(g+はアタック信号、(11
)はエンヘロープクl]ツクを出力するか否かの制御信
号、(+)、 (Jlはエンへ1」−アクロツク、(1
()はステータス変化信号、+11はエンベロープステ
ータス、tmlは補正イネーブル信号、(1))は楽音
波形をそれぞれ示す。
1・・・音階り(」ツク発生回路、 2・・・ステー
タスカウンタ、 3・・・コーンヘローフ゛力1シン
ク、 4・・・エンヘローブクロンク宛止回路、5・
・・アドレスカウンタ、 6・・・DC補正[IG、
7・・・エンベロープクロック禁止回路、8・・・
アタック同期部、 9・・・微分値波形メモリ、 10
・・・乗算回路、 11・・・ホールド回路、 12
・・・補正禁止回路、 13・・・加算回路、 14・
・・累算回路、 CI)U・・・プロセツサ、 Gl、
G2・・・ケート回路、 OR,01・・・オア回路、
AND。
ANI−ANI4.ANS・・・アン1°回路、R1−
R9・・・シフトレジスタ、 ■1〜I3・・・イン
パーク、 EORI〜EOR5・・・排他的論理オア、
FA・、・・フルアダー、 SRF F・・・セン1
−リセソトフリソプフ111 、ノブ。
特許出願人 カシオd1°算機株式会社代理人弁理
士 大 菅 義 之
第2図
13図Figure 1 shows the quimming chart I of a conventional electronic musical instrument, where (.1) is the timing clock, tbl is the synchronization signal, (H]) is the attack signal, (dl, (hl is the envelope clock 1), + 7ri, tea, (en is to en
The core value, if), fJ) indicates the envelope status, fgl, (kl indicates the musical sound waveform, respectively.
The figure is a basic waveform diagram of a conventional electronic musical instrument, Figure 3 is a basic waveform diagram of an electronic musical instrument of the present invention, Figure 4 is a circuit configuration diagram of an embodiment of the present invention, and Figures 5 to 7 are its circuit diagrams. , FIG. 8 is a timing diagram of the electronic musical instrument of the present invention-1. (a) is the waveform differential value, fbl is the timing clock, (C) is the synchronization signal, (dl is the correction value, (el is the data 1 ~ signal train, (f
l is the actuon signal, (g+ is the attack signal, (11
) is the control signal for outputting the encoder clock, (+), (Jl is the encoder), (1)
() indicates a status change signal, +11 indicates an envelope status, tml indicates a correction enable signal, and (1)) indicates a musical sound waveform. 1... Scale generation circuit, 2... Status counter, 3... Cone clock force 1 sink, 4... Enherobe clock destination circuit, 5...
...Address counter, 6...DC correction [IG,
7...Envelope clock inhibition circuit, 8...
Attack synchronization section, 9... Differential value waveform memory, 10
...Multiplication circuit, 11...Hold circuit, 12
...correction prohibition circuit, 13...addition circuit, 14.
... Accumulation circuit, CI) U... Processor, Gl,
G2...Kate circuit, OR, 01...OR circuit,
AND. ANI-ANI4. ANS...An 1° circuit, R1-
R9...Shift register, ■1~I3...Impark, EORI~EOR5...Exclusive logical OR,
FA... Full adder, SRF F... Sen 1
-Lise Sotfrisopf 111, Nobu. Patent applicant: Yoshiyuki Osuga, patent attorney for Casio d1° Computer Co., Ltd. Figure 2, Figure 13
Claims (2)
る第1のりしノック発生手段と、基本波形の微分データ
が格納されているメモリと、押下された鍵に対応したエ
ンへじl−プクロノクを発生ずる第2のりし1ツク発生
手段と、前記第1のクロック発生手段に関係して前記メ
モリの内容を読め取ったデータと前記第2のクロック発
生手段に関係したエンヘ−二1−プ値とを乗算する乗算
回路と、直流補正回路と、加算回路と、シフトメモリと
、累算回路とデジタル−アナログ変換器からなり、前記
直流補正回路の出力を前記シフトメモリに入力してシフ
トさせるとともにシフトメモリの内容を読み取りこの統
の取った値と前記乗算回路の出力とを前記加算器で加算
し、シフトメモリに再格納し、前記シフトメモリのシフ
ト出力を累算し、その累算結果をデジタル−アナログ変
換器でアナログ値に変換することにより複数の楽音を同
時出力することを特徴とした電子楽器。(1)' A first pitch-knock generating means for generating a scale clock corresponding to the pressed key, a memory storing differential data of the fundamental waveform, and an engine l-knock generating means corresponding to the pressed key. a second clock generation means for generating clock pulses, data read from the memory contents related to the first clock generation means, and an engine 21- related to the second clock generation means; The output of the DC correction circuit is input to the shift memory and shifted. At the same time, the contents of the shift memory are read, the value obtained by this system is added to the output of the multiplication circuit by the adder, the result is stored again in the shift memory, the shift output of the shift memory is accumulated, and the output of the shift memory is accumulated. An electronic musical instrument characterized by outputting multiple musical tones simultaneously by converting the results into analog values using a digital-to-analog converter.
1正回路はそれぞれ複数のレジスタを有し、複数の楽音
に対応したデータを記1.aすることにより複数の楽音
を同時出力することを特徴とする特許11ft求の範囲
第1項記載の電子楽器。(2) Above 1. Second clock generation means, DC 211
Each positive circuit has a plurality of registers and stores data corresponding to a plurality of musical tones. An electronic musical instrument as set forth in item 1 of the scope of patent application No. 11, characterized in that a plurality of musical tones can be output simultaneously by a.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57134581A JPS5924897A (en) | 1982-07-31 | 1982-07-31 | Electronic musical instrument |
US06/517,461 US4538496A (en) | 1982-07-31 | 1983-07-26 | Electronic musical instrument |
DE19833327440 DE3327440A1 (en) | 1982-07-31 | 1983-07-29 | ELECTRONIC MUSIC INSTRUMENT |
GB08320503A GB2124817B (en) | 1982-07-31 | 1983-07-29 | Electronic musical instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57134581A JPS5924897A (en) | 1982-07-31 | 1982-07-31 | Electronic musical instrument |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5924897A true JPS5924897A (en) | 1984-02-08 |
JPH0434759B2 JPH0434759B2 (en) | 1992-06-08 |
Family
ID=15131704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57134581A Granted JPS5924897A (en) | 1982-07-31 | 1982-07-31 | Electronic musical instrument |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5924897A (en) |
-
1982
- 1982-07-31 JP JP57134581A patent/JPS5924897A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0434759B2 (en) | 1992-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0390037B1 (en) | Pitch shift apparatus | |
US4785706A (en) | Apparatus for generating a musical tone signal with tone color variations independent of tone pitch | |
US4437377A (en) | Digital electronic musical instrument | |
JPS5924897A (en) | Electronic musical instrument | |
US5522010A (en) | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle | |
JPH02240697A (en) | Device for changing speed for reading out waveform data | |
US5689079A (en) | Musical tone generator | |
JPS6320354B2 (en) | ||
JPS5924898A (en) | Electronic musical instrument | |
JP3252296B2 (en) | Waveform data output device | |
JP2678357B2 (en) | Electronic musical instrument | |
JPH0222397B2 (en) | ||
JPS6037600Y2 (en) | electronic musical instruments | |
US4538496A (en) | Electronic musical instrument | |
JP2850671B2 (en) | Variable delay circuit | |
JPS6336394Y2 (en) | ||
JP2669073B2 (en) | PCM sound source device | |
JP2536489B2 (en) | Compressed data decoding device | |
JPS61245196A (en) | Musical sound generation | |
JPS63136814A (en) | Digital delay circuit | |
JP2944069B2 (en) | Music signal generator | |
JP2723507B2 (en) | Electronic musical instrument | |
JP2698843B2 (en) | Electronic musical instrument | |
JPS5876897A (en) | Voice synthesizer | |
JPH04102080U (en) | waveform generator |