JPS5924566B2 - variable delay circuit - Google Patents

Description

【発明の詳細な説明】 本発明（気パルス回路、高速論理回路等に於いて高速パ
ルスの遅延時間を連続的に変えることが可能な可変遅延
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a variable delay circuit that can continuously change the delay time of high-speed pulses in pulse circuits, high-speed logic circuits, etc.

従来、高速パルスの遅延時間を一定の値に調整したい場
合、同軸ケーブルを遅延素子として用い、この長さを加
減して遅延時間を調整していた。Conventionally, when it was desired to adjust the delay time of a high-speed pulse to a constant value, a coaxial cable was used as a delay element, and the delay time was adjusted by adjusting the length of the coaxial cable.

ところが、この同軸ケーブルを切ったり接続したりして
調整することは、大変手間がかかり、高速パルスを応用
した電子機器の全調整時間に対して大きな割合を占めた
。However, adjusting the coaxial cable by cutting and connecting it was very time-consuming and took up a large proportion of the total adjustment time for electronic equipment that applied high-speed pulses.

また、別の遅延時間調整方法として、第１図に示すよう
に、高速パルス伝送ライン１に、駆動増幅器２と、可変
抵抗器３とコンデンサとから成る積分回路５と、電圧比
較器６と基準電源７とから成る波形整形回路８を順次に
接続した回路を利用する方法がある。As another method for adjusting the delay time, as shown in FIG. There is a method of using a circuit in which a waveform shaping circuit 8 consisting of a power supply 7 and a power supply 7 are sequentially connected.

この方法を第２図を参照して説明すると、第２図Ａに示
すパルスが積分回路５に供給されることにより、コンデ
ンサ４がＲＣ時定数に従って第２図Ｂに示すように充電
される。This method will be explained with reference to FIG. 2. By supplying the pulse shown in FIG. 2A to the integrating circuit 5, the capacitor 4 is charged as shown in FIG. 2B according to the RC time constant.

コンデンサ４の電圧は比較器６０入力となり、基準電圧
回路Ｉで与えられるスレッショルド電圧ｖＴと比較され
、ｔ１時点でコンデンサ電圧がｖＴを横切ると、比較器
６の出力は第２図Ｃに示す如く低レベルから高レベルに
転換する。The voltage of the capacitor 4 becomes the input to the comparator 60 and is compared with the threshold voltage vT given by the reference voltage circuit I. When the capacitor voltage crosses vT at time t1, the output of the comparator 6 becomes low as shown in FIG. 2C. Convert from one level to a higher level.

コンデンサ４は、第２図Ａのパルスが発生している間は
充電されているので、その電圧はｖＴ以上に保たれてい
るが、ｔ４で入力パルスが消滅して所定の放電時定数で
放電すると、ｔ５時点でｖＴ以下となる。Since the capacitor 4 is charged while the pulse shown in Fig. 2A is occurring, its voltage is maintained above vT, but at t4 the input pulse disappears and the capacitor 4 is discharged with a predetermined discharge time constant. Then, at time t5, it becomes less than vT.

従って、比較器６の出力は、ｔ５時点で高レベルから低
レベルに転換し、出力ライン９には第２図Ａの入力パル
スの立上りがＴＤＩ遅延し、立下りがＴＤ２遅延した第
２図Ｃのパルスが得られる。Therefore, the output of the comparator 6 changes from a high level to a low level at time t5, and the output line 9 shows the input pulse shown in FIG. 2A whose rising edge is delayed by TDI and whose falling edge is delayed by TD2. pulses are obtained.

そして、可変抵抗器３で時定数を調整すると、コンデン
サ４の電圧がＶＴを横切る時点が変化するので、遅延時
間ＴＤ １ ｔ Ｔｌ）２を変えることが出来る。Then, when the time constant is adjusted with the variable resistor 3, the time point at which the voltage of the capacitor 4 crosses VT changes, so the delay time TD 1 t Tl)2 can be changed.

しかし、入力パルス幅が第２図Ａで点線で示すように狭
（なると、第２図Ｂに示す如くコンデンサ４が十分に充
電されないｔ２時点から放電が開始され、ｔ２から比較
的短時間後のｔ３時点で比較器６の出力が低レベルにな
る。However, if the input pulse width becomes narrow (as shown by the dotted line in Figure 2A), discharging will begin at time t2, when the capacitor 4 is not sufficiently charged, as shown in Figure 2B, and a relatively short time after t2. At time t3, the output of comparator 6 becomes low level.

このため、立上りの遅延時間ＴＤ１よりも立下りの遅延
時間ＴＤ３が小さくなり、遅延出力パルスの幅（ｔｉ〜
ｔ３）が入力パルス幅（ｔｏ−ｔ２）よりも小さくなム
従って、第１図に示す可変遅延回路は、パルス幅が狭い
場合、及びデユーティ比や繰返し周期が変化する場合に
は使用することが出来なかった。Therefore, the falling delay time TD3 becomes smaller than the rising delay time TD1, and the width of the delayed output pulse (ti~
t3) is smaller than the input pulse width (to-t2). Therefore, the variable delay circuit shown in Figure 1 cannot be used when the pulse width is narrow and when the duty ratio or repetition period changes. I could not do it.

そこで、本発明の目的は、パルスの遅延時間の調整を容
易且つ正確に行うことが可能な可変遅延回路を提供する
ことにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a variable delay circuit that can easily and accurately adjust the pulse delay time.

上記目的を達成するための本発明は、入力パルス電圧を
供給するための例えば入力端子及び駆動増幅器等から成
るような入力回路と、前記入力回路から供給される前記
入力パルス電圧を好ましくは入力パルスの幅以下より好
ましくは入力パルスの立上り時間以下の一定時間遅延さ
せる遅延回路と、前記入力回路から供給される前記入力
パルス電圧又は該入力パルス電圧を前記遅延回路の遅延
時間と異なる時間遅延させたパルス電圧と前記遅延回路
から送出される遅延出力パルス電圧とを係数によって重
みを付けて加算するように形成され且つ前記係数を変化
させることが可能なように形成された重み可変加算回路
と、前記加算回路から得られる加算パルス電圧をスレッ
ショルド電圧との比較に基づいて波形整形して遅延パル
スとして送出する波形整形回路とを具備し、前記係数の
変化で遅延時間を変化させる可変遅延回路に係わるもの
である。To achieve the above object, the present invention includes an input circuit for supplying an input pulse voltage, for example, comprising an input terminal and a drive amplifier, and preferably an input pulse voltage supplied from the input circuit. a delay circuit that delays the input pulse voltage supplied from the input circuit or the input pulse voltage by a time different from the delay time of the delay circuit; a variable weight addition circuit configured to add the pulse voltage and the delayed output pulse voltage sent out from the delay circuit while being weighted by a coefficient, and configured to be able to change the coefficient; A variable delay circuit that includes a waveform shaping circuit that shapes the added pulse voltage obtained from the adding circuit based on a comparison with a threshold voltage and sends it out as a delayed pulse, and that changes the delay time by changing the coefficient. It is.

上記本発明によれば、加算回路で加算する際の係数を変
えるのみで、遅延時間が変化するから、簡単な回路で容
易且つ正確に遅延時間を調整することが可能になる。According to the present invention, the delay time can be changed simply by changing the coefficients used when adding in the adder circuit, so it is possible to easily and accurately adjust the delay time with a simple circuit.

従って、パルス回路及び高速論理回路等に於けるタイミ
ング調整を短時間に、しかも精度よく行うことが可能に
なる。Therefore, it becomes possible to perform timing adjustment in pulse circuits, high-speed logic circuits, etc. in a short time and with high precision.

以下９、第３図及び第４図を参照して本発明の実施例に
ついて述べる。Embodiments of the present invention will be described below with reference to FIGS. 9, 3, and 4.

第１図に示す高速パルスの可変遅延回路に於いては、ま
ず、入力端子１０と駆動増幅器１１とから成る入力回路
が設けられている。In the high-speed pulse variable delay circuit shown in FIG. 1, an input circuit consisting of an input terminal 10 and a drive amplifier 11 is provided.

そして、増幅器１１の出力段のパルス伝送ライン１２に
は、遅延ケーブルから成る遅延回路１３を含む第１０パ
ルス伝送ライン１４と、遅延回路を含まない第２のパル
ス伝送ライン１５とが結合されている。A tenth pulse transmission line 14 including a delay circuit 13 made of a delay cable and a second pulse transmission line 15 not including a delay circuit are coupled to the pulse transmission line 12 at the output stage of the amplifier 11. .

１６は重み可変加算回路であり、遅延回路１３の出力ラ
インに結合された第１のパルス電圧入力端子１７と、第
２のパルス伝送ライン１５に結合された第２のパルス電
圧入力端子１８と、パルス電圧加算出力端子１９とを有
し、更に、可変抵抗器２０及び駆動増幅器２１ 、２２
を有する。16 is a variable weight addition circuit, which has a first pulse voltage input terminal 17 coupled to the output line of the delay circuit 13, a second pulse voltage input terminal 18 coupled to the second pulse transmission line 15, It has a pulse voltage addition output terminal 19, and further includes a variable resistor 20 and drive amplifiers 21 and 22.
has.

可変抵抗器２０の抵抗２３の一端は遅延回路１３の出力
に結合され、その他端は第２のパルス伝送ライン１５に
結合され、抵抗２３の任意点に接触可能な可動子２４は
出力端子１９に結合されているので、入力端子１７と１
８との間の抵抗値に対する入力端子１７と出力端子１９
との間の抵抗値の比をｋとすれば、可動子２４の位置に
よって係数にの値が変化し、可動子２４を最も上に移動
するとｋは実質的に零となり、可動子２４を最も下に移
動するとｋは実質的に１になる。One end of the resistor 23 of the variable resistor 20 is coupled to the output of the delay circuit 13, the other end is coupled to the second pulse transmission line 15, and the movable element 24, which can be contacted at any point of the resistor 23, is connected to the output terminal 19. Since they are connected, input terminals 17 and 1
input terminal 17 and output terminal 19 for the resistance value between
If the ratio of the resistance value between the Moving down, k effectively becomes 1.

従って、入力端子１７と可動子接触点２５との間に係数
にの係数器を有し、入力端子１８と可動子接触点２５と
の間に係数（１−ｋ）の係数器を有する回路となる。Therefore, a circuit having a coefficient multiplier for coefficients between the input terminal 17 and the movable element contact point 25, and a coefficient multiplier for the coefficient (1-k) between the input terminal 18 and the movable element contact point 25. Become.

２６はシュミットトリガ回路構成の波形整形回路であり
、電圧比較器２７と基準電圧回路２８とを含む。26 is a waveform shaping circuit having a Schmitt trigger circuit configuration, and includes a voltage comparator 27 and a reference voltage circuit 28.

比較器２７の一方の入力端子は加算出力端子１９に結合
さね、その他方の入力端子はスレッショルド電圧ｖＴを
与える基準電圧回路２８に結合されているので、加算パ
ルス電圧がスレッショルド電圧ｖＴを横切る点で波形整
形された出力が遅延出力端子２９に送出される。One input terminal of the comparator 27 is coupled to the addition output terminal 19, and the other input terminal is coupled to the reference voltage circuit 28 which provides the threshold voltage vT, so that the point at which the addition pulse voltage crosses the threshold voltage vT is The waveform-shaped output is sent to the delayed output terminal 29.

第３図の回路の動許を第４図を参照して更に詳しく説明
すると、第４図Ａの入力パルス伝送ライン１２０波形と
、第４図Ｂの遅延回路１３の出力パルスの波形との比較
から明らかなように、遅延回路１３の遅延時間ＴＤは、
この実施例の場合、入力パルス立上り時間Ｔｒとほぼ一
致するように設定されている。To explain the operation of the circuit in FIG. 3 in more detail with reference to FIG. 4, a comparison is made between the waveform of the input pulse transmission line 120 in FIG. 4A and the waveform of the output pulse of the delay circuit 13 in FIG. 4B. As is clear from this, the delay time TD of the delay circuit 13 is
In this embodiment, it is set to substantially match the input pulse rise time Tr.

このように設定すると、出力端子２９に得るパルスの遅
延時間の可変範囲を大きくすることが可能であるが、可
変範囲が狭くても差支えない場合にはＴＤ＜Ｔｒ とし
てもよい。With this setting, it is possible to widen the variable range of the delay time of the pulse obtained at the output terminal 29, but if the variable range can be narrow, it may be set as TD<Tr.

また可変範囲を更に広げたい場合には、入力パルス幅以
下の範囲に於いてＴ Ｄ ＞ Ｔ ｒ としてもよい
。Furthermore, if it is desired to further widen the variable range, T D > T r may be set in a range equal to or less than the input pulse width.

ＴＤ＞Ｔｒ とした場合には、可変範囲の最小から最
大まで連続的に遅延時間を変えることは不可能になるが
、可変範囲の一部に於いて遅延時間な連続的に変えるこ
とは可能である。When TD>Tr, it is impossible to change the delay time continuously from the minimum to the maximum of the variable range, but it is possible to change the delay time continuously in a part of the variable range. be.

加算回路１６の第１のパルス電圧入力端子１７に第４図
Ｂの遅延パルス電圧ｖｓが印加され、第２のパルス電圧
入力端子１８に第４図Ａに示す入力パルス電圧ｖＡが印
加されたとすれば、遅延出力パルス電圧Ｖｓには係数に
の重みが付けられ、入力パルス電圧ｖＡには係数（１−
ｋ）の重みが付けられ、これ等が可動子接触点２５で加
算される。Suppose that the delayed pulse voltage vs shown in FIG. 4B is applied to the first pulse voltage input terminal 17 of the adder circuit 16, and the input pulse voltage vA shown in FIG. 4A is applied to the second pulse voltage input terminal 18. For example, the delayed output pulse voltage Vs is weighted by a coefficient, and the input pulse voltage vA is weighted by a coefficient (1-
k), and these are added at the movable element contact point 25.

従って、出力端子１９には次式で示す電圧ｖｃが得られ
る。Therefore, a voltage vc expressed by the following equation is obtained at the output terminal 19.

ＶＣ−（１−ｋ）ＶＢ ＋ｋＶＡ＝ＶＢ十ｋ （ｖＡ−
ｖＢ）第４図Ｃは加算出力端子１９に得られる加算パル
ス電圧ｖｃを示すものであり、ｋ＝１−に−〇、５の場
合には実線で示す波形となり、ｋ＝１の場合には点線で
示す波形となり、ｋ＝０．７５の場合には１点鎖線で示
す波形となり、ｋ＝０．２５の場合には２点鎖線で示す
波形となり、ｋ＝ｏの場合には３点鎖線で示す波形とな
る。VC-(1-k)VB +kVA=VB0k (vA-
vB) Fig. 4C shows the addition pulse voltage vc obtained at the addition output terminal 19, and when k=1-, -0, and 5, the waveform is shown as a solid line, and when k=1, the waveform is shown as a solid line. When k=0.75, the waveform is shown as a dotted line; when k=0.25, the waveform is shown as a two-dot chain line; and when k=o, the waveform is shown as a three-dot chain line. The waveform is as shown below.

第４図Ｃには代表的な波形を示したが、可変抵抗器２０
によって係数ｋ及び（１−ｋ）を連続的に変えることが
可能であるので、種々の加算パルスを容易に得ることが
出来る。A typical waveform is shown in FIG. 4C, and the variable resistor 20
Since it is possible to continuously change the coefficients k and (1-k) by , it is possible to easily obtain various addition pulses.

第４図Ｃに示す波形は比較器２１０入力となり、スレッ
ショルド電圧ｖＴと比較され、第４図りに示す波形整形
パルスに変換される。The waveform shown in FIG. 4C becomes an input to the comparator 210, is compared with a threshold voltage vT, and is converted into a waveform-shaped pulse shown in FIG.

これにより、出力端子２９からは、ｋ＝１、ｋ＝０．７
５、ｋ＝０．５、ｋ＝０．２５、ｋ＝ｏに対応してｔ。As a result, from the output terminal 29, k=1, k=0.7
5, k=0.5, k=0.25, t corresponding to k=o.

−ｔｌ、ｔｏ−ｔ２、ｔｏ〜ｔ３、ｔｏ〜ｔ４、ｔｏ〜
ｔ５の遅延時間を有するパルスが送出される。-tl, to-t2, to-t3, to-t4, to-
A pulse with a delay time of t5 is sent out.

今、パルスの立上りについて述べたが、パルスの立下り
に於いても同様な遅延動作となる。Although the rising edge of the pulse has been described above, a similar delay operation occurs at the falling edge of the pulse.

上述から明らかなように、本実施例には次の利点がある
。As is clear from the above, this embodiment has the following advantages.

（イ）簡単な回路構成で遅延時間を連続的に変えること
が可能である。(a) It is possible to continuously change the delay time with a simple circuit configuration.

（ロ） １つの可変抵抗器２０によって係数にと（１−
ｋ）とを決定するので、所望の係数及び遅延時間を極め
て容易に得ることが出来る。(b) One variable resistor 20 makes the coefficient (1-
k), the desired coefficients and delay times can be obtained very easily.

（′）立上り時間Ｔｒの少なくとも２倍のパルス幅があ
り、立上り時間と立下り時間とが同じパルスを扱う場合
に（ζ第１図の回路のようなパルス幅の変化によって遅
延時間が変化することはない。(') When dealing with a pulse that has a pulse width at least twice the rise time Tr and whose rise time and fall time are the same (ζ The delay time changes depending on the pulse width change as in the circuit shown in Figure 1). Never.

以上、本発明の実施例について述べたが、本発明はこれ
に限定されるものではな（、本発明の要旨を逸脱しない
範囲で更に変形可能なものである。Although the embodiments of the present invention have been described above, the present invention is not limited thereto (and can be further modified without departing from the gist of the present invention).

例えば、遅延回路１３は、遅延ケーブルに限ることなく
、集中定数型の遅延素子又は論理ゲートによる遅延回路
であってもよい。For example, the delay circuit 13 is not limited to a delay cable, but may be a lumped constant delay element or a delay circuit using a logic gate.

また人力パルスが遅延回路１３を駆動することが可能な
能力がある場合には、増幅器１１を省略してもよい。Furthermore, if the human pulse has the ability to drive the delay circuit 13, the amplifier 11 may be omitted.

また第１のパルス電圧入力端子１７から第２のパルス電
圧入力端子１８へ可変抵抗器２０を通しての干渉又はこ
の逆の干渉が生じる恐れのない場合には駆動増幅器２１
，２２を省略してもよい。In addition, if there is no risk of interference from the first pulse voltage input terminal 17 to the second pulse voltage input terminal 18 through the variable resistor 20 or vice versa, the drive amplifier 21
, 22 may be omitted.

また第２のパルス伝送ライン１５にも遅延回路を挿入し
ても差支えない。Further, a delay circuit may also be inserted into the second pulse transmission line 15.

要するに、第１のパルス伝送ライン１４で伝送されたパ
ルス電圧と、第２のパルス伝送ライン１５で伝送された
パルス電圧との間に相対的な時間差が生じるように設定
すれば、第４図Ｃに示すような加算パルス電圧を得るこ
とが出来る。In short, if settings are made so that a relative time difference occurs between the pulse voltage transmitted on the first pulse transmission line 14 and the pulse voltage transmitted on the second pulse transmission line 15, then It is possible to obtain an additive pulse voltage as shown in .

また第１及び第２のパルス伝送ライン１４゜１５の係数
ｋ及び（１−ｋ ）を単一の可変抵抗器２０で得るよう
に構成せずに、ｋを設定する係数器と（１−ｋ）を設定
する係数器とを独立に設けてもよい。Furthermore, instead of using a single variable resistor 20 to obtain the coefficients k and (1-k) of the first and second pulse transmission lines 14, 15, a coefficient multiplier for setting k and (1-k) are used. ) may be provided independently.

また予め所定の係数に設定された係数回路を複数個設け
、切換スイッチによって係数回路を選択し、必要な遅延
時間を設定するようにしてもよい。Alternatively, a plurality of coefficient circuits each having a predetermined coefficient set in advance may be provided, a coefficient circuit may be selected by a changeover switch, and a necessary delay time may be set.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の可変遅延回路を示す回路図、第２図は第
１図のＡ−Ｃ点の状態を示す波形図、第３図は本発明の
実施例に係わる可変遅延回路を示す回路図、第４図は第
３図のＡ−Ｄ点の状態を示す波形図である。 尚図面に用いられている符号に於いて、１０は入力端子
、１３は遅延回路、１４は第１のパルス伝送ライン、１
５は第２のパルス伝送ライン、１６は重み可変加算回路
、２６は波形整形回路である。FIG. 1 is a circuit diagram showing a conventional variable delay circuit, FIG. 2 is a waveform diagram showing the state of points A-C in FIG. 1, and FIG. 3 is a circuit diagram showing a variable delay circuit according to an embodiment of the present invention. 4 are waveform diagrams showing the state of points A-D in FIG. 3. In the symbols used in the drawings, 10 is an input terminal, 13 is a delay circuit, 14 is a first pulse transmission line, 1
5 is a second pulse transmission line, 16 is a variable weight addition circuit, and 26 is a waveform shaping circuit.

Claims (1)

【特許請求の範囲】 １ 人力パルス電圧を供給するための入力回路と、前記
入力回路から供給される前記入力パルス電圧を一定時間
遅延させる遅延回路と、 前記入力回路から供給される前記入力パルス電圧又は該
入力パルス電圧を前記遅延回路の遅延時間と異なる時間
遅延させたパルス電圧と前記遅延回路から送出される遅
延出力パルス電圧とを係数によって重みを付けて加算す
るように形成され且つ前記係数を変化させることが可能
なように形成された重み可変加算回路と、 前記加算回路から得られる加算パルス電圧をスレッショ
ルド電圧との比較に基づいて波形整形して遅延パルスと
して送出する波形整形回路と、を具備し、前記係数の変
化で遅延時間を変化させる可変遅延回路。 ２ 前記重み可変加算回路は抵抗と該抵抗に摺接する可
動子とから成り、前記抵抗の一端が前記遅延回路の出力
端子に結合され、前記抵抗の他端が前記入力回路に結合
され、前記可動子から加算パルス電圧を送出する可変抵
抗器である特許請求の範囲第１項記載の可変遅延回路。[Claims] 1. An input circuit for supplying a human-powered pulse voltage, a delay circuit for delaying the input pulse voltage supplied from the input circuit for a certain period of time, and the input pulse voltage supplied from the input circuit. Alternatively, the pulse voltage obtained by delaying the input pulse voltage by a time different from the delay time of the delay circuit and the delayed output pulse voltage sent out from the delay circuit are weighted by a coefficient and added, and the coefficient is a variable weight addition circuit formed to be able to change the weight; and a waveform shaping circuit that shapes the waveform of the addition pulse voltage obtained from the addition circuit based on a comparison with a threshold voltage and sends it out as a delayed pulse. A variable delay circuit, comprising: a variable delay circuit that changes the delay time by changing the coefficient. 2. The variable weight addition circuit includes a resistor and a movable element that is in sliding contact with the resistor, one end of the resistor is coupled to the output terminal of the delay circuit, the other end of the resistor is coupled to the input circuit, and the movable element is connected to the output terminal of the delay circuit. 2. The variable delay circuit according to claim 1, wherein the variable delay circuit is a variable resistor that sends out the addition pulse voltage from the output terminal.