JPS5923622A - Digital-analog converter - Google Patents
Digital-analog converterInfo
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- JPS5923622A JPS5923622A JP13254382A JP13254382A JPS5923622A JP S5923622 A JPS5923622 A JP S5923622A JP 13254382 A JP13254382 A JP 13254382A JP 13254382 A JP13254382 A JP 13254382A JP S5923622 A JPS5923622 A JP S5923622A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Theoretical Computer Science (AREA)
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Abstract
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はディジタルアナし１グ弯換器、特に所定桁のデ
ィジクル入力信号をアナログ出力信号に変換する高速且
つ高精度なディジクルアリ−１コグ変喚器に関す。DETAILED DESCRIPTION OF THE INVENTION (al) Technical Field of the Invention The present invention relates to a digital analyzer and 1-cog converter, particularly a high-speed and highly accurate digital analog 1-cog converter that converts a digital input signal of a predetermined digit into an analog output signal. Concerning vessels.
ｆｂｌ 技術の背景
近年ディジタル通信、ディジタル信号処理等のディジタ
ル技術が停及するに伴い、例えば電子旧算機で処理され
た精密な図形を出来るだ４Ｊ速やかに出力表示する如き
利用分野が重視されつつある。Background of fbl technology In recent years, as digital technologies such as digital communication and digital signal processing have come to a standstill, emphasis has been placed on fields of use such as outputting and displaying precise figures processed by electronic calculators as quickly as possible. be.
かかる分野では、高精度・高速、且つ経済的なディジタ
ルアナログ変換器が必要となる。In such fields, highly accurate, high speed, and economical digital-to-analog converters are required.
ｔｃ＋ 従来技術と問題点
第１図は従来あるディジタルアナログ変換器の一例を示
す図である。第１図においては、２ ｉ１！；１０桁の
ディジタル入力信号ｄをアナログ出力信号五に変換する
ディジタルアナログ変換器が示される。該ディジタルア
ナログ変換器には、基準電源３から供給される電流を、
ディジタル入力信号（１の各桁に対応する比率？９．Ｎ
、・・・：２′に配分し、スイッチ２−０乃至２−９に
伝達する電流源４−０乃至４−９が設りられている。こ
れら電流源４−０乃至４−９は例えば抵抗結線網並びに
定電流回路等から構成される。スイッチ設定部１は、端
子ＤＯ乃至Ｄ９から入力されるディジタル入力信号ｄの
内、論理値Ｉの桁に対応するスイッチ２−ｘ （ｘは１
乃至９の何れか〉を端子１側に設定し、論理値０の桁に
対応するスイッチ２−ｘは端子１側に設定する。その結
果論理値１の１１１に対応する電流源４−ｘにより電流
が加算されてアナログ出力信号ｉを形成し、端子Ｉから
出力される。tc+ Prior Art and Problems FIG. 1 is a diagram showing an example of a conventional digital-to-analog converter. In Figure 1, 2 i1! A digital-to-analog converter is shown which converts a 10-digit digital input signal d into an analog output signal 5; The digital-to-analog converter receives a current supplied from the reference power supply 3.
Digital input signal (ratio corresponding to each digit of 1?9.N
, . . . :2' and transmits current to the switches 2-0 to 2-9. These current sources 4-0 to 4-9 are composed of, for example, a resistor connection network, a constant current circuit, and the like. The switch setting section 1 includes a switch 2-x (x is 1
9) is set to the terminal 1 side, and the switch 2-x corresponding to the digit of logical value 0 is set to the terminal 1 side. As a result, current is added by the current source 4-x corresponding to the logical value 111 to form an analog output signal i, which is output from the terminal I.
以上の説明から明らかな如く、従来あるディジタルアナ
ログ変換器においては、入力されるディジタル入力信号
ｄの全桁に対応する電流源４−０乃至４−９を設け、論
理値１の桁に対応する電流を加算してアナログ出力信号
ｉを作成していた。As is clear from the above explanation, in a conventional digital-to-analog converter, current sources 4-0 to 4-9 are provided corresponding to all digits of the input digital input signal d, and current sources 4-0 to 4-9 are provided corresponding to all digits of the logical value 1. The analog output signal i was created by adding the currents.
その結果、例えば１８桁のディジタル入力信号ｄを変換
する高精度且つ高速のディジタルアナログ変換器におい
ては、電流源４−０乃至４−１７にも高精度の電流配分
が要求される。各型流源４−〇乃至４−１７を個別部品
で構成する場合には、各部品の不整合を調整する為に微
細な調整が４・要となり、また集積回路により実現する
場合には、トリミング１、或むくは回路的な工夫が必要
となる。As a result, in a highly accurate and high speed digital-to-analog converter that converts, for example, an 18-digit digital input signal d, highly accurate current distribution is also required for the current sources 4-0 to 4-17. When each mold flow source 4-0 to 4-17 is composed of individual parts, fine adjustment is required to adjust the mismatch of each part, and when realized by an integrated circuit, Trimming 1 or some circuitry is required.
また個別部品による場合には、高速なトランジスタ等高
価な部品を使用し、大電流を流し′ζも、〜遊容量の増
加に起因して高速動作が困難となる。Furthermore, in the case of using individual components, expensive components such as high-speed transistors are used, and high-speed operation is difficult due to an increase in free capacitance when a large current is passed.
また集積回路による場合には量産されないと割高になり
、実用化が困難となる。Furthermore, if integrated circuits are used, they will be expensive unless they are mass-produced, making it difficult to put them into practical use.
＋ｄ＋ 発明の目的
本発明の目的は、前述の如き従来あるディジタルアナロ
グ変換器の欠点を除去し、高粘度且つ高速のディジタル
アナログ変換器を経済的に実現することに在る。+d+ OBJECTS OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the conventional digital-to-analog converters as described above, and to economically realize a high-viscosity, high-speed digital-to-analog converter.
（ｅｌ 発明の構成
この目的は、所定桁のディジクル入力信号をアナログ出
力信月に変換するディジクルアラ用＝１グ変換器におい
て、前記所定桁数未満の１１１数のディジクル信号をア
ナログ信号に変換する複数の副ディジタルアナログ変換
器を設け、前記ディジタル入力信号の全桁を隣接した該
副ディジタルアナログ変換器の各境界において少なくも
１桁以上が重複する如く部分ディジクル信号に分割して
前記各副ディジクルアナログ変換器に入力し、該各側デ
ィジタルアナログ変換器から出力される部分アナログ信
号に、対応する部分ディジクル信号に相当する重み（＝
Ｊりをして加算することにより前記アナログ出力信号を
作成し、且つ該ディジタル入力信号とアナログ出力信号
との関係に直線性を維持せしめる如く、前記各部分ディ
ジタル信号を補正することにより達成される。(el) Structure of the Invention The object of this invention is to provide a digitizer for converting a digital input signal of a predetermined digit into an analog output signal, in which a plurality of digital signals of the number 111 less than the predetermined number of digits are converted into an analog signal. sub-digital-to-analog converters are provided, and all digits of the digital input signal are divided into partial digital signals such that at least one digit overlaps at each boundary of the adjacent sub-digital-to-analog converters. A weight corresponding to the corresponding partial digital signal (=
This is achieved by creating the analog output signal by adding up the digital input signals and correcting each of the partial digital signals so as to maintain linearity in the relationship between the digital input signal and the analog output signal. .
ｆｆｌ 発明の実施例 以下、本発明の一実施例を図面により説明する。ffl Embodiments of the invention An embodiment of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例によるディジタルアナログ変
換器を示す図であり、第３図は第２図におりる部分ディ
ジクル信号の一例を示す図であり、第４図は第２図にお
ける部分アナログ信号の一例を示す図である。なお、全
図をｉｍじて同一符号は同一対象物を示す。第２図にお
い°ζは、２進１８桁のディジタル入力信号ｄをアナロ
グ出力信号ｌに変換するディジクルアナログ変換器が示
される。FIG. 2 is a diagram showing a digital-to-analog converter according to an embodiment of the present invention, FIG. 3 is a diagram showing an example of a partial digital signal in FIG. 2, and FIG. 4 is a diagram showing an example of a partial digital signal in FIG. FIG. 3 is a diagram showing an example of a partial analog signal. Note that the same reference numerals indicate the same objects throughout the drawings. In FIG. 2, °ζ indicates a digital-to-analog converter that converts an 18-digit binary digital input signal d into an analog output signal l.
該ディジタルアナログ変換器は、３１１Ｍの副ディジタ
ルアナログ変換器５．６および７と、符号変換部８とを
具備している。各副ディジタルアナログ変換器５．６お
よび７は、何れも例えば第１図に示されると同様の構成
を有する汎用のディジタルアナログ変換器であり、副デ
ィジタルアナログ変換器５は端子Ｄｏ乃至Ｄ９から入力
される２進ＩＯ桁のディジタル信号をアナログ信号に変
換して端子ｌから出力する。同様に副ディジタルアナし
１グ変換器６および７も、それぞれ端子ＤＯ乃至Ｉ〕７
から入力される２進８桁のディジタル信号をアナログ信
号に変換して端子！から出力する。また符号変換部８は
、端子ＤＯ乃至１〕１７から入力されるディジタル入力
信号ｄの各桁を第３図に示す如く分割して、部分ディジ
タル信号ｄ （５） 、ｄ（６）およびｄ （７）を
作成し、それぞれ副ディジタルアナログ変換器５．６お
よび７の端子Ｄ０乃至Ｄ９またばｂｒｒ、＋子ＤＯ乃至
Ｄ７に伝達する６第３図においては、部分ディジタル信
号ｄ （５）はディジクル入力信′；Ｊ−ｄの第８乃至
第１７桁に、部分ディジタル信号ｄ （６）は同しく第
３桁乃至第１０桁に、部分ディジタル信号ｄ （７）は
同しく第０桁乃至第７桁にそれぞれ対応する。従ってデ
ィジタル入力信号ｄの第８乃至第１０桁は部分ディジタ
ル信号ｄ （５）およびｄ （６）に重複し°ζ対応し
、またディジタル入力信号ｄの第３桁乃至第７桁は部分
ディジタル信号ｄ （６）およびｄ （７）に重複して
対応する。各副ディジタルアナログ変換器５．６および
７は、前述と同様の原理により入力された各部分ディジ
タル信号ｄ（５）、ｄ （６）およびｄ（７）を、それ
ぞれ部分アナログ信号ｉ （５） 、＋ （６）お
よびｉ （７）に変換して出力する。部分アナログ信号
ｉ （６）には抵抗Ｒ１およびＲ２により、また部分ア
ナログ信号ｉ （７）には１１℃抗Ｒ３およびＲ４によ
り、それぞれ重み（リリが行われた後、部分アナログｔ
ａ号Ｉ （５）と加算されてアナログ出力信号Ｉが作成
され、端子夏から出力される。該重みイτＪりは、各対
応する部分ディジタル信号ｄ （６）およびｄ （７）
の部分ディジタル信号ｄ （５）に対′ｌるディジタル
入力信号ｄ内の１行位置により定められる。第３図に示
される如く、部分ディジタル信号ｄ （６）およびｄ
（７）の最大桁は、部分ディジタル信号ｄ（５）の最大
桁に比し、それぞれ７桁および１０桁低位に在る。従っ
て抵抗Ｒ１およびＲ２による１４１ｉ分アナログ信号ｉ
（６）に対する重のは１／１２８に設定され、また抵
抗Ｒ３およびＲ４による部分アナログ信号ｉ （７）に
対する市みはｌ／１０２４に設定される。斯くして得ら
れるアナログ出力信号ｉを観察し、ディジタル入力信号
（１との関係が直線的となる如く、符号変換ａ（；８に
おいて各部分ディジタル信号ｄ （５） 、ｄ （（
ｉ）およびｄ（７）に補正を加える。次に補正原理を第
４図に基づき説明する。なお第４図においＣは、便宜上
部分アナログ信号Ｉ （５）および重めイλＪりされた
後のｌ （６）のみが示され、部分アナに１グ信号１
（７）は省略されている。部分ディジタル信号ｄ （５
）は、ディジタル入力信号ｄａ、ｄｂおよびｄｃにおい
て最小１１テが１ビツト宛増加し、副ディジクルアナロ
グ変換器５から出力される部分アナログ信号ｉ （５）
はそれぞれｉａ −、ｉ ｂおよびｉｃとなる。なお１
ｃ−ｉｂば理論値Δｉと等しくなるが、１ｂ−ｉａは副
ディジタルアナログ変換器５の許容誤差内の偏差Δｉ＋
Δｉ′を有する。The digital-analog converter includes 311M sub-digital-analog converters 5, 6 and 7, and a code converter 8. Each of the sub-digital-to-analog converters 5, 6 and 7 is a general-purpose digital-to-analog converter having a configuration similar to that shown in FIG. A binary IO digit digital signal is converted into an analog signal and output from terminal l. Similarly, the sub digital analog converters 6 and 7 also have terminals DO to I]7, respectively.
Convert the 8-digit binary digital signal input from the terminal into an analog signal and connect it to the terminal! Output from. Further, the code conversion unit 8 divides each digit of the digital input signal d input from the terminals DO to 1]17 as shown in FIG. 7) and transmits it to the terminals D0 to D9 or brr and + terminals DO to D7 of the sub digital-to-analog converters 5.6 and 7, respectively.6 In FIG. 3, the partial digital signal d (5) is Input signal ': The partial digital signal d (6) is similarly applied to the 8th to 17th digits of J-d, and the partial digital signal d (7) is similarly applied to the 0th to 10th digits. Each corresponds to 7 digits. Therefore, the 8th to 10th digits of the digital input signal d overlap and correspond to the partial digital signals d (5) and d (6), and the 3rd to 7th digits of the digital input signal d correspond to the partial digital signal d (5) and d (6). It corresponds to d (6) and d (7) in duplicate. Each of the sub-digital-to-analog converters 5.6 and 7 converts the inputted partial digital signals d(5), d(6) and d(7) into partial analog signals i(5), respectively, using the same principle as described above. , + (6) and i (7) and output. The partial analog signal i (6) is weighted by resistors R1 and R2, and the partial analog signal i (7) is weighted by 11°C resistors R3 and R4, respectively.
It is added with No. a I (5) to create an analog output signal I, which is output from the terminal summer. The weights τJ are calculated for each corresponding partial digital signal d (6) and d (7)
is defined by the position of one row in the digital input signal d relative to the partial digital signal d (5). As shown in FIG. 3, partial digital signals d (6) and d
The maximum digit of (7) is seven and ten digits lower than the maximum digit of partial digital signal d(5), respectively. Therefore, 141i worth of analog signal i due to resistors R1 and R2
The weight for (6) is set to 1/128, and the weight for partial analog signal i (7) due to resistors R3 and R4 is set to 1/1024. Observing the analog output signal i obtained in this way, code conversion is performed on each partial digital signal d (5), d ((
Add corrections to i) and d(7). Next, the principle of correction will be explained based on FIG. In addition, in FIG. 4, for convenience, only the partial analog signal I (5) and l (6) after being subjected to heavy amplification are shown;
(7) is omitted. Partial digital signal d (5
) is a partial analog signal i (5) in which a minimum of 11 bits is increased by 1 bit in the digital input signals da, db and dc, and is output from the sub-digital analog converter 5.
are respectively ia −, ib and ic. Note 1
c-ib is equal to the theoretical value Δi, but 1b-ia is the deviation Δi+ within the tolerance of the sub-digital analog converter 5.
Δi′.
その結果、副ディジタルアナログ変換器６が部分ディジ
タル信号ｄ （６）と部分アナログ信号１ （６）との
間に略直線的な関係を有していても、ディジタル入力信
号ｄがｄａからｄｂを経由してｄＣに変化した場合に、
アナログ出力信号ｉは直線的には変化しない。かかる欠
点を除去する為に、ディジタル入力信号ｄａおよびｄｂ
間においては、副ディジタルアナログ変換器６に入力す
る部分ディジタル信号ｄ （６）に部分アナログ信号ｉ
（６）がΔｉ′だけ増加してｌ （６） ’と
なる如き補正を符号変換部８に施す。なお部分ディジク
ル信号ｄ （５）と重複した桁（ディジタル入力信号ｄ
の第８乃至第１０桁）は、かかる？ｉｌｉ正の可能範囲
を拡張するに有効である６以」二により、ディジタル入
力信号ｄｂにおけるアナｌ」グ出力信号ｉの非直線性は
補正される。As a result, even though the sub-digital-to-analog converter 6 has a substantially linear relationship between the partial digital signal d (6) and the partial analog signal 1 (6), the digital input signal d changes from da to db. If it changes to dC via
The analog output signal i does not change linearly. In order to eliminate such drawbacks, the digital input signals da and db
In between, the partial digital signal d (6) input to the sub-digital to analog converter 6 is inputted to the partial analog signal i.
The code conversion unit 8 makes a correction such that (6) is increased by Δi' to become l (6) '. Note that the digit that overlaps with the partial digital signal d (5) (digital input signal d
8th to 10th digits)? The nonlinearity of the analog output signal i in the digital input signal db is corrected by the equation 6, which is effective in expanding the possible range of positive ili.
以上の説明から明らかな如く、本実施例によれば、２進
１８桁のディジタル入力信号ｄをアナログ出力信号ｉに
変換するディジタルアナログ変換器が、汎用の副ディジ
タルアナ１：′Ｉグ変換器５（１０桁）、６および７（
何れも８桁）により構成される為、前述の如き技術的並
びに経済的問題は解決される。As is clear from the above description, according to this embodiment, the digital-analog converter that converts the 18-digit binary digital input signal d into the analog output signal i is a general-purpose sub-digital analog converter 1:' 5 (10 digits), 6 and 7 (
Since each of them consists of 8 digits), the technical and economical problems mentioned above are solved.
なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えば部分ディジタル信号ｄ （５）、ｄ （
６） 、ｄ （７）およびディジタル人力信号ｄの桁数
は図示されるものに限定されることは無く、他の任意の
桁数の場合にも本発明のりＪ果は変らない。またディジ
タルアナ１、Ｊグ変換器は図示される３個の副ディジタ
ルアナログ変換器５．６および７により構成されるもの
に限定されることば無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。Note that FIGS. 2 to 4 are only one embodiment of the present invention, and for example, partial digital signals d (5), d (
6), d (7) and the number of digits of the digital human input signal d are not limited to what is shown in the figure, and the results of the present invention do not change in the case of any other number of digits. Furthermore, the digital analog converter 1 and the J-G converter are not limited to the three sub-digital analog converters 5, 6 and 7 shown in the figure, and many other modifications may be considered; Even in this case, the effects of the present invention remain the same.
＋ｇ） 発明の効果
以上、本発明によれば、低精度且つ高速の汎用ディジタ
ルアナログ変換器を副ディジタルアナログ変換器として
使用することにより、高精度且つ高速のディジタルアナ
ログ変換器が経済的に実現することが可能となる。+g) Effects of the Invention According to the present invention, a high-precision and high-speed digital-to-analog converter can be realized economically by using a low-precision and high-speed general-purpose digital-to-analog converter as a sub-digital to analog converter. becomes possible.
第１図は従来あるディジタルアナログ変換器の一例を示
す図、第２図は本発明の一実施例によるディジタルアナ
ログ変換器を示す図、第３図は第２ｒｇ！Ｊにおける部
分ディジタル信号の一例を示す図、第４図は第２図にお
ける部分アナログ信号の二側を示す図である。
図において、１はスイッチ設定部、２−０乃至２−９は
スイッチ、３は基準電源、４−０乃至４−９は電流源、
５乃至７ば副ディジタルアナログ変換器、８は符号変換
部、ＤＯ乃至Ｄ１７および夏は端子、ｄ、ｄａ、ｄｂお
よびｄｃはディジタル入力信号、ｉｓ ｉａ、、ｉｂ
および五〇はアナログ出力信号、ｄ （５） 、ｄ（６
）およびｄ（７）は部分ディジタル信号、ｉ （５）
、ｆ （６）およびｉ （７）は部分アナログ信号
、ΔｉおよびΔｉ′はアナログ出力信号の差、を示ず。
１＄ １ 日
早 ２ 図
／７ＩＩｒ！Ｉａｒｌｒλｕｒｅ啼＃７６ｆ４９２ｒ。
第 ５ 図
ｄｂ ｄｂ ｄｃ
≠ ４ 図FIG. 1 is a diagram showing an example of a conventional digital-to-analog converter, FIG. 2 is a diagram showing a digital-to-analog converter according to an embodiment of the present invention, and FIG. 3 is a diagram showing a 2rg! FIG. 4 is a diagram showing an example of the partial digital signal in J. FIG. 4 is a diagram showing two sides of the partial analog signal in FIG. In the figure, 1 is a switch setting section, 2-0 to 2-9 are switches, 3 is a reference power source, 4-0 to 4-9 are current sources,
5 to 7 are sub-digital analog converters, 8 is a code converter, DO to D17 and summer terminals, d, da, db and dc are digital input signals, is ia, ib
and 50 are analog output signals, d (5), d (6
) and d(7) are partial digital signals, i(5)
, f (6) and i (7) are the partial analog signals, Δi and Δi' are the differences in the analog output signals, and do not indicate. 1$ 1 day early 2 Figure/7IIr! Iarlrλure啼#76f492r. Figure 5 db db dc
≠ 4 Figure
Claims (1)
変換するディジタルアナログ変換器において、前記所定
桁数未満の桁数のディジタル信号をアナログ信号に変換
する複数の副ディジタルアナログ変換器を設け、前記デ
ィジクル入力信号の全桁を隣接した該副ディジタルアナ
ログ度換器の各境界において少なくも１桁以上が重複す
る如く部分ディジタル信号に分割して前記各副ディジタ
ルアナログ変換器に入力し、該各側ディジクルアナログ
変換器から出力される部分アナログ信号に、対応する部
分ディジタル信号に相当する重み付りをして加林するこ
とにより前記アナログ出方信号を作成し、且つ該ディジ
タル入力信号とアナログ出刃信号との関係に直線性を維
持せしめる如く、前記各部分ディジタル（Ｍ ”Ｊ−を
補正することを特徴とするディジタルアナ１」グ変換器
。A digital-to-analog converter for converting a digital human input signal of a predetermined tli into an analog output signal is provided with a plurality of sub-digital-to-analog converters for converting a digital signal having a number of digits less than the predetermined number of digits into an analog signal, and the digital input signal is All digits are divided into partial digital signals such that at least one digit overlaps at each boundary of the adjacent sub-digital-to-analog converters, and input to each of the sub-digital-to-analog converters; The analog output signal is created by weighting and processing the partial analog signal output from the converter in a manner equivalent to the corresponding partial digital signal, and the analog output signal is combined with the digital input signal and the analog output signal. A digital-to-analog converter, characterized in that each of said partial digital signals (M"J-) is corrected so as to maintain linearity in the relationship.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (en) | 1982-07-29 | 1982-07-29 | Digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (en) | 1982-07-29 | 1982-07-29 | Digital-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923622A true JPS5923622A (en) | 1984-02-07 |
| JPS6326929B2 JPS6326929B2 (en) | 1988-06-01 |
Family
ID=15083735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13254382A Granted JPS5923622A (en) | 1982-07-29 | 1982-07-29 | Digital-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923622A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150115A (en) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | Current generating circuit, semiconductor integrated circuit, electro-optical device and electronic apparatus |
| JP2006106696A (en) * | 2004-10-08 | 2006-04-20 | Samsung Sdi Co Ltd | Digital-to-analog converter, display apparatus using the same, and display panel and driving method of the display |
| JP2006146170A (en) * | 2004-11-23 | 2006-06-08 | Samsung Sdi Co Ltd | Data driver, light emitting display, and current range control circuit |
| US7903127B2 (en) | 2004-10-08 | 2011-03-08 | Samsung Mobile Display Co., Ltd. | Digital/analog converter, display device using the same, and display panel and driving method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132967A (en) * | 1977-04-26 | 1978-11-20 | Nippon Telegr & Teleph Corp <Ntt> | Da converter |
-
1982
- 1982-07-29 JP JP13254382A patent/JPS5923622A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132967A (en) * | 1977-04-26 | 1978-11-20 | Nippon Telegr & Teleph Corp <Ntt> | Da converter |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150115A (en) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | Current generating circuit, semiconductor integrated circuit, electro-optical device and electronic apparatus |
| JP2006106696A (en) * | 2004-10-08 | 2006-04-20 | Samsung Sdi Co Ltd | Digital-to-analog converter, display apparatus using the same, and display panel and driving method of the display |
| US7903127B2 (en) | 2004-10-08 | 2011-03-08 | Samsung Mobile Display Co., Ltd. | Digital/analog converter, display device using the same, and display panel and driving method thereof |
| US8570253B2 (en) | 2004-10-08 | 2013-10-29 | Samsung Display Co., Ltd. | Digital/analog converter, display device using the same, and display panel and driving method thereof |
| JP2006146170A (en) * | 2004-11-23 | 2006-06-08 | Samsung Sdi Co Ltd | Data driver, light emitting display, and current range control circuit |
| JP4504894B2 (en) * | 2004-11-23 | 2010-07-14 | 三星モバイルディスプレイ株式會社 | Data drive unit, light-emitting display device, and current range control circuit |
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| Publication number | Publication date |
|---|---|
| JPS6326929B2 (en) | 1988-06-01 |
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