JPS59231659A - メモリ制御装置 - Google Patents
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- JPS59231659A JPS59231659A JP58104964A JP10496483A JPS59231659A JP S59231659 A JPS59231659 A JP S59231659A JP 58104964 A JP58104964 A JP 58104964A JP 10496483 A JP10496483 A JP 10496483A JP S59231659 A JPS59231659 A JP S59231659A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、記憶装置付電子タイプライタやワードプロセ
ッサ等のようにメモリを有する電子機器のメモリ制御装
置に関するものである。
ッサ等のようにメモリを有する電子機器のメモリ制御装
置に関するものである。
（従来技術）
近年、タイプライタも電子化され、その文字列記憶装置
なども容易に実現できるようになった。これに伴い、複
数の文字列から成る連続情報を区分して作成する必要が
生じて来た。
なども容易に実現できるようになった。これに伴い、複
数の文字列から成る連続情報を区分して作成する必要が
生じて来た。
ところが、従来のメモ′り制御装置では、入力文字の変
更、挿入あるいは削除のために連続情報の再配置を行う
場合、膨大な記憶装置が必要になるという欠点がある０
例えば、連続情報記憶装置に記憶された連続情報の区分
が第１図のようになっている時に、その連続情報記憶装
置ｌ内のある連続情報（Ｂ）に文字の挿入あるいは削除
を実行したい場合には、種々の制御をつかさどる中央処
理装置（以下、ＭＰｔｌと称する）のレジスタのワーク
メモリ２に、その連続情報（Ｂ）をいったん転写し、次
に連続情報（Ｃ）および（Ｄ）を連続情報（Ａ）の直後
に移動せしめる。続いて、ワークメモリ２に退避した連
続情報（Ｂ）を、連続情報（Ｄ）の直後に転写する。こ
れらの一連の処理の後、連続情報（Ｂ）。
更、挿入あるいは削除のために連続情報の再配置を行う
場合、膨大な記憶装置が必要になるという欠点がある０
例えば、連続情報記憶装置に記憶された連続情報の区分
が第１図のようになっている時に、その連続情報記憶装
置ｌ内のある連続情報（Ｂ）に文字の挿入あるいは削除
を実行したい場合には、種々の制御をつかさどる中央処
理装置（以下、ＭＰｔｌと称する）のレジスタのワーク
メモリ２に、その連続情報（Ｂ）をいったん転写し、次
に連続情報（Ｃ）および（Ｄ）を連続情報（Ａ）の直後
に移動せしめる。続いて、ワークメモリ２に退避した連
続情報（Ｂ）を、連続情報（Ｄ）の直後に転写する。こ
れらの一連の処理の後、連続情報（Ｂ）。
（Ｇ）および（０）のアドレス等を記憶した連続情報Ｒ
環部（以下、ディレクトリと称する）ＤＩＲ（Ｂ）
。
環部（以下、ディレクトリと称する）ＤＩＲ（Ｂ）
。
１１１Ｒ（Ｃ）および［１ＩＲ（Ｄ）の内容を更新して
いた。このように、従来装置での最大の欠点は、大量の
ワークメモリが必要なことであり、また処理時間もこの
ワークメモリの大きさに依存して、その大きさが小さい
ときには大幅に処理時間が長くなってしまうという欠点
があった。
いた。このように、従来装置での最大の欠点は、大量の
ワークメモリが必要なことであり、また処理時間もこの
ワークメモリの大きさに依存して、その大きさが小さい
ときには大幅に処理時間が長くなってしまうという欠点
があった。
（目的）
そこで、本発明の目的は、上述の欠点を除去し、ワーク
メモリを全く必要としないで連続情報の変更、挿入ある
いは削除のだめの再配置ができるようにして、処理時間
を大幅に短縮するようにしたメモリ制御装置を提供する
ことにある。
メモリを全く必要としないで連続情報の変更、挿入ある
いは削除のだめの再配置ができるようにして、処理時間
を大幅に短縮するようにしたメモリ制御装置を提供する
ことにある。
（実施例）
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明メモリ制御装置の構成の一例を示し、こ
こで１０はシステム全体の制御をつかさどるマイクロプ
ロセッサ（以下、肝υと称する）である。Ｉｆは固定記
憶装置２（以下、ＲＯ）ｌと称する）であり、本装置の
各種制御手順を制御コードの形態であらかじめ格納して
いる。 ＨＰＰＯ２データバスＤＢを介してこのＲＯＭ
ＩＩと接続し、 Ｉ’ｌＯＭ １１の内容（ル」御プロ
グラム）を参照しながら後述のメモリ１１７１１ ｇ４
等を行う、 １２はランダムアクセスメモリ（以下、Ｒ
ＡＭと称する）であり、ＭＰｔｌ １０のハードウェア
スタック、すなわちシステムの・状態な示す情報あるい
は一時的に用いられる記憶情報を待機させる記憶部とし
て用いられる。
こで１０はシステム全体の制御をつかさどるマイクロプ
ロセッサ（以下、肝υと称する）である。Ｉｆは固定記
憶装置２（以下、ＲＯ）ｌと称する）であり、本装置の
各種制御手順を制御コードの形態であらかじめ格納して
いる。 ＨＰＰＯ２データバスＤＢを介してこのＲＯＭ
ＩＩと接続し、 Ｉ’ｌＯＭ １１の内容（ル」御プロ
グラム）を参照しながら後述のメモリ１１７１１ ｇ４
等を行う、 １２はランダムアクセスメモリ（以下、Ｒ
ＡＭと称する）であり、ＭＰｔｌ １０のハードウェア
スタック、すなわちシステムの・状態な示す情報あるい
は一時的に用いられる記憶情報を待機させる記憶部とし
て用いられる。
１３は第１図の連続情報記憶装置１と同様な連続情報記
憶装置であり、この装置１３に対して後述するような制
御が実行される。１４はメモリアドレスデコーダであり
、アドレスバスＡＢを介してＭＰｔｌｌＯと接続し、こ
のアドレス７＜スＡＢを通じで得られるＭＰｔｌ １０
からのアドレスをデコードして、そのデコード値に応じ
てそれぞれＲＯＯ１２ＲＡＮ１２および連続情報記憶装
置１３の選択を行い、その選択した装置ｌｌ、１２また
は１３に対してデータバスＤＢを介してＭＰｔｌｌＯト
の接続を行い、システムコントロールパスＳＯＢの制御
によりシステム制御の読み書き信号（リード／ライト信
号）の伝送、アドレス情報の伝送および各デバイス間の
データ送受を行う。
憶装置であり、この装置１３に対して後述するような制
御が実行される。１４はメモリアドレスデコーダであり
、アドレスバスＡＢを介してＭＰｔｌｌＯと接続し、こ
のアドレス７＜スＡＢを通じで得られるＭＰｔｌ １０
からのアドレスをデコードして、そのデコード値に応じ
てそれぞれＲＯＯ１２ＲＡＮ１２および連続情報記憶装
置１３の選択を行い、その選択した装置ｌｌ、１２また
は１３に対してデータバスＤＢを介してＭＰｔｌｌＯト
の接続を行い、システムコントロールパスＳＯＢの制御
によりシステム制御の読み書き信号（リード／ライト信
号）の伝送、アドレス情報の伝送および各デバイス間の
データ送受を行う。
第３図〜第５図は第２図の連続情報記憶装置１３の構成
例を示し、第６図はその連続情報記憶装置１３のディレ
クトリ（連続情報管理部）の構成例を示す。第６図でＴ
ＩＴＬＥは連続情報に与えられた固有の名前、ＡＤＤＲ
ＥＳＳはメモリ内での連続情報の開始アドレス、および
ＢＹＴＥＳはその連続情報の長さを表わす。
例を示し、第６図はその連続情報記憶装置１３のディレ
クトリ（連続情報管理部）の構成例を示す。第６図でＴ
ＩＴＬＥは連続情報に与えられた固有の名前、ＡＤＤＲ
ＥＳＳはメモリ内での連続情報の開始アドレス、および
ＢＹＴＥＳはその連続情報の長さを表わす。
次に、本発明による制御手順を示す第７図〜第θ図のフ
ローチャートを参照して、第２図の本発明装置の制御動
作例を説明する。まず、第７図のステップＳＯにおいて
連続情報記憶装置１３内で変更を所望する連続情報の次
の連続情報（×）にも先頭番地（以下、ＡＤＨ（Ｘ）と
称する）と、その連続情報記憶装置１３の連続情報の未
使用領域の先頭番地（以下、ＥＭＰＡＤＨと称する）と
を比較し、その結果ＡＤＲ（Ｘ）＜ＥＭＰＡＤＲである
なら第８図の制御手順を実行し、ＡＤＨ（Ｘ）＞ＩＪＰ
ＡＤＨであるなら第８８の＃制御手順を実行し、ＡＤＲ
（Ｘ） ＝、 ＥＭＰＡＤＲのときには再配置の必要は
ないので再配置処理は行わず、そのまま変更処理の処理
手順（不図示）に移る。
ローチャートを参照して、第２図の本発明装置の制御動
作例を説明する。まず、第７図のステップＳＯにおいて
連続情報記憶装置１３内で変更を所望する連続情報の次
の連続情報（×）にも先頭番地（以下、ＡＤＨ（Ｘ）と
称する）と、その連続情報記憶装置１３の連続情報の未
使用領域の先頭番地（以下、ＥＭＰＡＤＨと称する）と
を比較し、その結果ＡＤＲ（Ｘ）＜ＥＭＰＡＤＲである
なら第８図の制御手順を実行し、ＡＤＨ（Ｘ）＞ＩＪＰ
ＡＤＨであるなら第８８の＃制御手順を実行し、ＡＤＲ
（Ｘ） ＝、 ＥＭＰＡＤＲのときには再配置の必要は
ないので再配置処理は行わず、そのまま変更処理の処理
手順（不図示）に移る。
いま、連続情報記憶装置１３がＢ３図に示すような状態
において連続情報（Ｂ）を変更しようとするときには１
図示のようにＡＤＨ（Ｃ）＜ ＥＭＰＡＤＨであるから
第７図のステップＳＯから第８図の制御手順のステップ
Ｓｌに移行する。まず、ステップＳ１において、最初に
ＲＡ）１１２内に前述のＢＹＴＥＳ（第６図参照）を記
憶するメモリ部分（記憶域）Ｍを確保する。
において連続情報（Ｂ）を変更しようとするときには１
図示のようにＡＤＨ（Ｃ）＜ ＥＭＰＡＤＨであるから
第７図のステップＳＯから第８図の制御手順のステップ
Ｓｌに移行する。まず、ステップＳ１において、最初に
ＲＡ）１１２内に前述のＢＹＴＥＳ（第６図参照）を記
憶するメモリ部分（記憶域）Ｍを確保する。
このメモリ部分Ｘは後のステップで連続情報の移動量に
用いる９次に、ステップＳ２において第３図のＤＩＲ（
Ｄ）内のＢＹＹＥＳ（以下、ＢＹＴＥＳ（Ｄ）と称する
）とＤＩＲ（Ｃ）内のＢＹＴＥＳ（以下、ＢＹＴＥＳ（
Ｃ）と称する）の和、ＢＹＴＥＳ（Ｃ） ＋ ＢＹＴＩ
Ｊ（Ｄ）を求める。この合計値は、連続情報（Ｃ）およ
び（Ｄ）の移動債数に当る。
用いる９次に、ステップＳ２において第３図のＤＩＲ（
Ｄ）内のＢＹＹＥＳ（以下、ＢＹＴＥＳ（Ｄ）と称する
）とＤＩＲ（Ｃ）内のＢＹＴＥＳ（以下、ＢＹＴＥＳ（
Ｃ）と称する）の和、ＢＹＴＥＳ（Ｃ） ＋ ＢＹＴＩ
Ｊ（Ｄ）を求める。この合計値は、連続情報（Ｃ）およ
び（Ｄ）の移動債数に当る。
この値をステップＳ１で設けたメモリｈに転送する、次
に、ステップＳ３で連続情報記憶装置１３の空き領域の
最終アドレス（以下、ＥＮＤＡＩＩＲと称する）の値を
アドレスレジスタＲ１に転送する９次にステップＳ４で
連続情報（Ｄ）の先頭番地（以下、ＡＤＲ（Ｄ）ト称ｔ
ル） ヲ使用シテ演算Ｌ タＡＤＨ（Ｄ） ＋ ＢＹＴ
ＥＳ（Ｄ）−１の演算値をＭＰｏ １０にあらかじめ設
けたアドレスレジスタＲ２に転送する。
に、ステップＳ３で連続情報記憶装置１３の空き領域の
最終アドレス（以下、ＥＮＤＡＩＩＲと称する）の値を
アドレスレジスタＲ１に転送する９次にステップＳ４で
連続情報（Ｄ）の先頭番地（以下、ＡＤＲ（Ｄ）ト称ｔ
ル） ヲ使用シテ演算Ｌ タＡＤＨ（Ｄ） ＋ ＢＹＴ
ＥＳ（Ｄ）−１の演算値をＭＰｏ １０にあらかじめ設
けたアドレスレジスタＲ２に転送する。
以上の処理の後、ステップＳ５でアドレスレジスタＲ２
が指しているアドレスの内容を肝υｌＯにあらかじめ設
けたアドレスレジスタＲ１が指しているアドレス位置に
転送する０次のステップＳ８でアドレスレジスタＲ１お
よびＲ２の値をそれぞれｌだけ減じる０次にステップＳ
７においてメモリｈに記憶した移動個数の値を１だけ減
じ、その結果が０１１か否かを判定することにより、連
続情報（Ｃ）および（Ｄ）の移動が終了したか否かが判
断される。ここで、その結果がＭ−０でない時は、ステ
ップＳ５に戻り、レジスタＲ２からＲ１へのデータを転
送すると同時にステップＳ８でそのアドレスを示すレジ
スタＲ１およびＲ２を補正するという上述の処理を繰り
返す、やがて純・０になると、連続情報の転送が終了し
たと判断して、次のステップＳ８に進む。
が指しているアドレスの内容を肝υｌＯにあらかじめ設
けたアドレスレジスタＲ１が指しているアドレス位置に
転送する０次のステップＳ８でアドレスレジスタＲ１お
よびＲ２の値をそれぞれｌだけ減じる０次にステップＳ
７においてメモリｈに記憶した移動個数の値を１だけ減
じ、その結果が０１１か否かを判定することにより、連
続情報（Ｃ）および（Ｄ）の移動が終了したか否かが判
断される。ここで、その結果がＭ−０でない時は、ステ
ップＳ５に戻り、レジスタＲ２からＲ１へのデータを転
送すると同時にステップＳ８でそのアドレスを示すレジ
スタＲ１およびＲ２を補正するという上述の処理を繰り
返す、やがて純・０になると、連続情報の転送が終了し
たと判断して、次のステップＳ８に進む。
ステップＳ８においては、連続情報記憶装置１３の連続
情報の未使用領域の大きさく以下、Ｅｌ’ＩＰＢＹＴＥ
と称する）を用いて、ＡＤＨ（［１） 十ＥＭＰＢＹＴ
Ｅを計算し、その計算値を第６図に示すＤＩＲ（Ｄ）の
ＡＤＤＲＥＳＳ（ＡＤＨ（Ｄ））に転送する０次のステ
ップＳ９では、ステップＳ８と全く同様な処理を連続情
報（Ｃ）のＤＩＲ（Ｃ：）に対して行う０以上の処理の
後には連続情報記憶装置１３の内容は第４図に示すよう
に再配置されるので、不図示の変更処理に移る。すなわ
ち、この一連の再配置処理により連続情報（Ｂ）の後に
未使用領域（斜線で示す）が作成され、連続情報（Ｂ）
に挿入、削除が実行できるようになる。
情報の未使用領域の大きさく以下、Ｅｌ’ＩＰＢＹＴＥ
と称する）を用いて、ＡＤＨ（［１） 十ＥＭＰＢＹＴ
Ｅを計算し、その計算値を第６図に示すＤＩＲ（Ｄ）の
ＡＤＤＲＥＳＳ（ＡＤＨ（Ｄ））に転送する０次のステ
ップＳ９では、ステップＳ８と全く同様な処理を連続情
報（Ｃ）のＤＩＲ（Ｃ：）に対して行う０以上の処理の
後には連続情報記憶装置１３の内容は第４図に示すよう
に再配置されるので、不図示の変更処理に移る。すなわ
ち、この一連の再配置処理により連続情報（Ｂ）の後に
未使用領域（斜線で示す）が作成され、連続情報（Ｂ）
に挿入、削除が実行できるようになる。
更に、第４図中の連続情報（Ｃ）を変更使用とする時は
、第７図のステップＳＯでＡＤＨ（Ｄ）＞ ＥＭＰＢＹ
ＴＥと判断されるから、第８図に示す制御手順のステッ
プＳＦＩに進む、まず、ステップＳ’ｌにおいて上述の
ステップＳｌと同様にＲＡＭ １２内に記憶域Ｘを設け
る０次に、ステップ５１２では、メモリＫにＢＹＴＥＳ
（ｆｌ：）を転送する。吹に、ステ７プジ３では、連続
情報記憶装置１３内の未積用領域の先頭番地ＥＭＰＡＤ
ＲをＭＰＵ ｔ ｏ内のアドレスレジスタＨに転送する
０次に、ステップＳ’４−１’、ＡＤＲ（Ｃ）（７）値
をＭＰｏ １０内のアドレスレジスタＲ２に転送した後
、ステップＳ’５〜Ｓ’？に進む。
、第７図のステップＳＯでＡＤＨ（Ｄ）＞ ＥＭＰＢＹ
ＴＥと判断されるから、第８図に示す制御手順のステッ
プＳＦＩに進む、まず、ステップＳ’ｌにおいて上述の
ステップＳｌと同様にＲＡＭ １２内に記憶域Ｘを設け
る０次に、ステップ５１２では、メモリＫにＢＹＴＥＳ
（ｆｌ：）を転送する。吹に、ステ７プジ３では、連続
情報記憶装置１３内の未積用領域の先頭番地ＥＭＰＡＤ
ＲをＭＰＵ ｔ ｏ内のアドレスレジスタＨに転送する
０次に、ステップＳ’４−１’、ＡＤＲ（Ｃ）（７）値
をＭＰｏ １０内のアドレスレジスタＲ２に転送した後
、ステップＳ’５〜Ｓ’？に進む。
そのステップＳ’５およびＳ’７は上述のステップＳ５
およびＳ７とそれぞれ全く同様の内容の処理である。た
だし、ステップＳｒ６ではステップＳ８でレジスタＲ１
およびＲ３の値を１だけ減じていたものをそれぞれｌだ
け増加している。ステップＳ′７でＨ−０となったと判
断すると、次にステップＳ’８においてＡＤＲ（Ｃ）−
ＥＮＰＢＹＴＥの演算値をＡＩＩＲ（Ｃ）に転送する。
およびＳ７とそれぞれ全く同様の内容の処理である。た
だし、ステップＳｒ６ではステップＳ８でレジスタＲ１
およびＲ３の値を１だけ減じていたものをそれぞれｌだ
け増加している。ステップＳ′７でＨ−０となったと判
断すると、次にステップＳ’８においてＡＤＲ（Ｃ）−
ＥＮＰＢＹＴＥの演算値をＡＩＩＲ（Ｃ）に転送する。
以上の制御処理の後には連続情報記憶装置１３は。
第５図に示すように再配置されるので、不図示の変更処
理に移る。
理に移る。
このように本例によれば、連続情報記憶装置１３内ａ内
の未使用領域が変更を行う連続情報の先方にあるか否か
を判断して、未使用領域がその後方にあるときには変更
対象の連続情報に後続する連続情報を後方に移動するこ
とにより、未使用領域を変更対象の連続情報の直後に移
し、あるいは未使用領域が変更対象の先方にあるときに
は、変更対象の連続情報を先方に移動することにより未
使用領域を変更対象の連続情報の直後に移しているので
、従来のような大量のワークメモリを必要とせずに連続
情報の変更、挿入あるいは削除のための再配置ができる
。従って、メモリの節約が得られるとともに再配置等の
編集処理時間を大幅に短縮することができる。
の未使用領域が変更を行う連続情報の先方にあるか否か
を判断して、未使用領域がその後方にあるときには変更
対象の連続情報に後続する連続情報を後方に移動するこ
とにより、未使用領域を変更対象の連続情報の直後に移
し、あるいは未使用領域が変更対象の先方にあるときに
は、変更対象の連続情報を先方に移動することにより未
使用領域を変更対象の連続情報の直後に移しているので
、従来のような大量のワークメモリを必要とせずに連続
情報の変更、挿入あるいは削除のための再配置ができる
。従って、メモリの節約が得られるとともに再配置等の
編集処理時間を大幅に短縮することができる。
（効果）
以上説明したように、本発明によれば、連続情報の転写
用の記憶域（メモリ）が全く必要としないばかりでなく
、再配置時の連続情報移動量が極めて少ないという効果
が得られる。そのため。
用の記憶域（メモリ）が全く必要としないばかりでなく
、再配置時の連続情報移動量が極めて少ないという効果
が得られる。そのため。
本発明による再配置に要する時間は、従来に比べほぼ１
７６以下になる。従って本発明を電子タイプライタ等に
適用した場合にはタイピストの迅速な操作が可能となる
。
７６以下になる。従って本発明を電子タイプライタ等に
適用した場合にはタイピストの迅速な操作が可能となる
。
第１図は従来装置の再配置処理動作の一例を示す説明図
、第２図は本発明メモリ制御装置の構成の一例を示すブ
ロック線図、第３図〜第５図は第２図の本発明装置の再
配置処理動作の一例を示す説明図、第６図は第３図〜第
５図の連続情報記憶装置のディレクト（連続情報管理部
）の構成の一例を示す説明図、第７図〜第８図は第２図
示の本発明装置の制御手順の一例を示すフローチャート
である。 １．１３・・・連続情報記憶装置、 ２・・・ワークメモリ、 ｌＯ・・・マイクロプロセッサ（ＭＰＵ）、１１・・・
固定記憶装置（ＲＯＭ）、 １２・・・ランダムアクセスメモリ（ＲＡＭ）、１４・
・・メモリアドレスデコーダ、 ＤＩＲ（Ａ）〜ＤＩＲ（Ｄ）・・・ ディレクトリ（連続情報管理部）、 （Ａ）〜（Ｄ）・・・連続情報、 −ＤＢ・・・データバス。 ＡＢ・・・アドレスバス。 ＳＯＢ…コントロール八ス、 へ１．Ｒ２・・・アドレスレジスタ。 Ｈ・・・メモリ（記憶域）、 Ｔ Ｉ ＴＬＥ・・・画素名称、 ＡＤＤＲＥＳＳ・・・開始アドレス、 ＢＹＴＥＳ・・・連続情報の長さ、 ＥＭＰＡＤＲ・・・未使用領域先頭番地、ＥＮＤＡＤＨ
・・・未使用領域最終番地、ＡＤＲ（Ｃ） 、ＡＤＨ（
Ｄ）・・・ 連続情報の開始アドレス。 特 許 出 願 人 キャノン株式会社第３図
第４図 −３１９− 第５図
、第２図は本発明メモリ制御装置の構成の一例を示すブ
ロック線図、第３図〜第５図は第２図の本発明装置の再
配置処理動作の一例を示す説明図、第６図は第３図〜第
５図の連続情報記憶装置のディレクト（連続情報管理部
）の構成の一例を示す説明図、第７図〜第８図は第２図
示の本発明装置の制御手順の一例を示すフローチャート
である。 １．１３・・・連続情報記憶装置、 ２・・・ワークメモリ、 ｌＯ・・・マイクロプロセッサ（ＭＰＵ）、１１・・・
固定記憶装置（ＲＯＭ）、 １２・・・ランダムアクセスメモリ（ＲＡＭ）、１４・
・・メモリアドレスデコーダ、 ＤＩＲ（Ａ）〜ＤＩＲ（Ｄ）・・・ ディレクトリ（連続情報管理部）、 （Ａ）〜（Ｄ）・・・連続情報、 −ＤＢ・・・データバス。 ＡＢ・・・アドレスバス。 ＳＯＢ…コントロール八ス、 へ１．Ｒ２・・・アドレスレジスタ。 Ｈ・・・メモリ（記憶域）、 Ｔ Ｉ ＴＬＥ・・・画素名称、 ＡＤＤＲＥＳＳ・・・開始アドレス、 ＢＹＴＥＳ・・・連続情報の長さ、 ＥＭＰＡＤＲ・・・未使用領域先頭番地、ＥＮＤＡＤＨ
・・・未使用領域最終番地、ＡＤＲ（Ｃ） 、ＡＤＨ（
Ｄ）・・・ 連続情報の開始アドレス。 特 許 出 願 人 キャノン株式会社第３図
第４図 −３１９− 第５図
Claims (1)
- 複数ビット々）ら成るワードを連続して構成した複数の
連続情報を記憶する第１の記憶手段と、該第１の記憶手
段に記憶された前記複数の連続情報を区分する区分情報
を記憶した第２の記憶手段と、該第２の記憶手段の記憶
内容により区分された前記連続情、報の任意のワードを
変更する変更手段と、該変更手段の起動に先だって、前
記ｉ１の記憶手段内の変更すべき前記連続情報と変更さ
れない他の前記連続情報との間に前記区分情報に応じて
未使用の記憶領域を移動させるメモリ制御手段とを具備
したことを特徴とするメモリ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104964A JPS59231659A (ja) | 1983-06-14 | 1983-06-14 | メモリ制御装置 |
| DE19843421919 DE3421919A1 (de) | 1983-06-14 | 1984-06-13 | Speichersteuereinheit |
| GB08415106A GB2143066B (en) | 1983-06-14 | 1984-06-13 | Memory control unit |
| US07/632,643 US5157784A (en) | 1983-06-14 | 1990-12-26 | Memory control system responsive to determination, allocating adjacent test space for editing space, relocating adjacent text and editing selected text |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104964A JPS59231659A (ja) | 1983-06-14 | 1983-06-14 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231659A true JPS59231659A (ja) | 1984-12-26 |
| JPH0472256B2 JPH0472256B2 (ja) | 1992-11-17 |
Family
ID=14394780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104964A Granted JPS59231659A (ja) | 1983-06-14 | 1983-06-14 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345603A (ja) * | 1986-08-13 | 1988-02-26 | Fuji Electric Co Ltd | プログラマブルコントロ−ラのプログラム格納方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393731A (en) * | 1977-01-25 | 1978-08-17 | Ibm | Method of transferring text data contents |
| JPS5839329A (ja) * | 1981-09-01 | 1983-03-08 | Canon Inc | 文字列訂正装置 |
-
1983
- 1983-06-14 JP JP58104964A patent/JPS59231659A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393731A (en) * | 1977-01-25 | 1978-08-17 | Ibm | Method of transferring text data contents |
| JPS5839329A (ja) * | 1981-09-01 | 1983-03-08 | Canon Inc | 文字列訂正装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345603A (ja) * | 1986-08-13 | 1988-02-26 | Fuji Electric Co Ltd | プログラマブルコントロ−ラのプログラム格納方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472256B2 (ja) | 1992-11-17 |
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