JPS59225A - 双方向性制御回路 - Google Patents
双方向性制御回路Info
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- JPS59225A JPS59225A JP10931482A JP10931482A JPS59225A JP S59225 A JPS59225 A JP S59225A JP 10931482 A JP10931482 A JP 10931482A JP 10931482 A JP10931482 A JP 10931482A JP S59225 A JPS59225 A JP S59225A
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- 239000000969 carrier Substances 0.000 abstract description 10
- 230000000630 rising effect Effects 0.000 abstract 4
- 238000006243 chemical reaction Methods 0.000 abstract 2
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- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
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- 238000006073 displacement reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は双方向性制御回路に関し、特に２つのＭＯＳ
ＦＥＴを用いた双方向性制御回路に関する。
ＦＥＴを用いた双方向性制御回路に関する。
従来双方向性制御回路に用いられる双方向性スイッチ素
子としてはＮＰＮＰＮの５層からなる双方向性制御電極
付きサイリスタ（以下トライアックと呼ぶ）が知られて
いる。
子としてはＮＰＮＰＮの５層からなる双方向性制御電極
付きサイリスタ（以下トライアックと呼ぶ）が知られて
いる。
第１図（ａ） 、 （ｂ）は従来のトライブックの記号
と基本構造の断面図である。
と基本構造の断面図である。
図において、１，２は交流電源に接続する端子、３はゲ
ート端子、６はゲート電極である。４と５は交流電源に
接続される端子１．２が接続する電極であり、４は等価
Ｎ、Ｐ、Ｎ４）ランジスタの２３層とＮ４層を、又５は
等価Ｎ、Ｐ、Ｎ、）ランジスタのＰ、層とＮ、層を部分
短絡することで双方向電流を受は持つ共通電極である。
ート端子、６はゲート電極である。４と５は交流電源に
接続される端子１．２が接続する電極であり、４は等価
Ｎ、Ｐ、Ｎ４）ランジスタの２３層とＮ４層を、又５は
等価Ｎ、Ｐ、Ｎ、）ランジスタのＰ、層とＮ、層を部分
短絡することで双方向電流を受は持つ共通電極である。
第１図（ｂ） において、端子１が正の極性にバイアス
される状態での導通はＰ３→Ｎ２→Ｐ、−＋Ｎ１という
４層による電流正帰還動作でスイッチングし、逆に端子
２が正の極性にバイアスされる場合の導通はＰ、−Ｎ、
→Ｐ、→Ｎ４という４層の電流正帰還動作そスイッチン
グする。
される状態での導通はＰ３→Ｎ２→Ｐ、−＋Ｎ１という
４層による電流正帰還動作でスイッチングし、逆に端子
２が正の極性にバイアスされる場合の導通はＰ、−Ｎ、
→Ｐ、→Ｎ４という４層の電流正帰還動作そスイッチン
グする。
このように等制約には短絡エミッタ型サイリスタの逆並
列動作モードという構造から、トリガ感度が低く、一般
的には数ｍＡから数十ｍＡのトリガミ流が必要であり、
ゲート回路の損失が大きくなる欠点がある。トリガ感度
を高めるには、他の電気的特性、例えば転流臨界オフ電
圧上昇率：（ｄｖ／ｄｔ）Ｃ耐量が犠牲になるため誘導
性負荷の制御が困難となる岬の製造設計上の問題点があ
る。
列動作モードという構造から、トリガ感度が低く、一般
的には数ｍＡから数十ｍＡのトリガミ流が必要であり、
ゲート回路の損失が大きくなる欠点がある。トリガ感度
を高めるには、他の電気的特性、例えば転流臨界オフ電
圧上昇率：（ｄｖ／ｄｔ）Ｃ耐量が犠牲になるため誘導
性負荷の制御が困難となる岬の製造設計上の問題点があ
る。
更に、主電流はゲート電極近傍からのいわゆる多数キャ
リアと少数キャリアの両方の輸送で導通し、ベレット全
体に拡がってゆくバイポーラデバイスであるため、主電
流の条件によりては臨界電流上昇率：ｄｉ／ｄｉ耐量を
考慮した回路設計も必要である等の欠点がある。
リアと少数キャリアの両方の輸送で導通し、ベレット全
体に拡がってゆくバイポーラデバイスであるため、主電
流の条件によりては臨界電流上昇率：ｄｉ／ｄｉ耐量を
考慮した回路設計も必要である等の欠点がある。
本発明の目的は上記欠点を除去し、デバイス内の電流輸
送と伝導機構を多数キャリアだけを利用するようにして
転流臨界オフ電圧上昇率と臨界電流上昇率及びゲート回
路の低損失化を改善した双方向性制御回路を提供するこ
とにある。
送と伝導機構を多数キャリアだけを利用するようにして
転流臨界オフ電圧上昇率と臨界電流上昇率及びゲート回
路の低損失化を改善した双方向性制御回路を提供するこ
とにある。
本発明の双方向性制御回路は、二つのＭＯｆ９ ＦＥＴ
のソース電極を共通接続し、ゲート電極を共通接続し、
ソース領域とドレイン領域−を分ける領域に設けた電極
を共通接続してソース電極に接続し、前記ソース電極と
前記ゲート電極とを抵抗を介して接続し、前記ソース電
極と前記ゲート電極を制御電源に接続し、二つのドレイ
ン電極を交流電源に接続することにより構成される。
のソース電極を共通接続し、ゲート電極を共通接続し、
ソース領域とドレイン領域−を分ける領域に設けた電極
を共通接続してソース電極に接続し、前記ソース電極と
前記ゲート電極とを抵抗を介して接続し、前記ソース電
極と前記ゲート電極を制御電源に接続し、二つのドレイ
ン電極を交流電源に接続することにより構成される。
、以下に本発明の実施例を図面を用いて詳細に説明する
。
。
第２図は本発明の第１の実施例の回路図である。
二つのエンハンスメントｆｉＭ０８ ＦＥＴ １０
。
。
１０′のソース電極１１．１１’及びゲート電極゛１２
゜１２′とをそれぞれ共通接続し、ソース領域とドレイ
ン領域とを分ける領域１３ 、１３’上に設けた電極１
４．１４’を接続してソース電極１１′に接続している
。ソース電極１１′とゲート電極１２′とは抵抗１４を
介して接続し、さらに制御電源１５にそれぞれ接続して
いる。またドレイン電極１５．ｔ５’は交流雷、源１９
に接続する回路となっている。なお１８は負荷１，２０
は絶縁膜、２１はスイッチである。
゜１２′とをそれぞれ共通接続し、ソース領域とドレイ
ン領域とを分ける領域１３ 、１３’上に設けた電極１
４．１４’を接続してソース電極１１′に接続している
。ソース電極１１′とゲート電極１２′とは抵抗１４を
介して接続し、さらに制御電源１５にそれぞれ接続して
いる。またドレイン電極１５．ｔ５’は交流雷、源１９
に接続する回路となっている。なお１８は負荷１，２０
は絶縁膜、２１はスイッチである。
第３図は本発明の第２の実施例の回路図である。
一つの半導体基板上に形成された二つの工ｙ／％ンスメ
ント型Ｍ０８ ＦＥＴを用いて回路が構成されている
。
ント型Ｍ０８ ＦＥＴを用いて回路が構成されている
。
第４図は本発明の第３の実施例の回路図である。
第３図の場合と同様に一つの半導体基板上に形成された
二つのエンハンスメント型Ｍ０８ ＦＥＴを用いて回
路が構成されているが、ソース電極１１及びソース領域
、ドレイン領域を分ける領域上に設けた電極１４は、二
つのＭＯＳ ＦＥＴに共通のものとなっている。
二つのエンハンスメント型Ｍ０８ ＦＥＴを用いて回
路が構成されているが、ソース電極１１及びソース領域
、ドレイン領域を分ける領域上に設けた電極１４は、二
つのＭＯＳ ＦＥＴに共通のものとなっている。
また、電極１１と１４は電気的に接続されているため、
ソース電極１１とドレイン電極１５．１５’間は等測的
にダイオードＤＩ＋Ｄ！が接続されていることになる。
ソース電極１１とドレイン電極１５．１５’間は等測的
にダイオードＤＩ＋Ｄ！が接続されていることになる。
第５図は本発明の実施例に用いられるＭＯＳ ＦＥＴの
ゲート畢ソース間直流バイアスによる導通及び阻止状態
を示した電圧−電流特性図である。
ゲート畢ソース間直流バイアスによる導通及び阻止状態
を示した電圧−電流特性図である。
次に第４図及び第５図を参照して第３の実施例の動作に
ついて説明する。
ついて説明する。
第４図において、スイッチ２１が開放状態である場合、
二つの等価ＭＯ８ＦＥＴのゲート電位は抵抗１６でソー
ス電極と接続しである為に、ソース電位と同電位となっ
ている。この状態ではＭＯＳ ＦＥＴがエンノ・グ父１
÷あるから第５図の電圧−電流特性的＃ａのようにドレ
イン電流は流れず、いわゆる阻止状態となる。次にスイ
ッチ２１が短絡されるとゲート・ソース間に制御電源１
７による直流電圧が印加される。この状態で、交流電源
１９の電圧がドレイン電極１５側が正、１５′側が負に
バイアスされると絶縁酸化膜直下に生ず、＆ＭＯ８反転
チャンネルを通してＮ１層の多数キャリアが矢印のよう
にＮ１層へ移動し、第５図に示す電流電圧特性曲線すの
ようになる。
二つの等価ＭＯ８ＦＥＴのゲート電位は抵抗１６でソー
ス電極と接続しである為に、ソース電位と同電位となっ
ている。この状態ではＭＯＳ ＦＥＴがエンノ・グ父１
÷あるから第５図の電圧−電流特性的＃ａのようにドレ
イン電流は流れず、いわゆる阻止状態となる。次にスイ
ッチ２１が短絡されるとゲート・ソース間に制御電源１
７による直流電圧が印加される。この状態で、交流電源
１９の電圧がドレイン電極１５側が正、１５′側が負に
バイアスされると絶縁酸化膜直下に生ず、＆ＭＯ８反転
チャンネルを通してＮ１層の多数キャリアが矢印のよう
にＮ１層へ移動し、第５図に示す電流電圧特性曲線すの
ようになる。
さらに、Ｎ１層からＮ３層へは等価ダイオードＤ、の順
方向で短絡されているが、Ｎ１層とＮ３層間の２層部に
本ＭＯ８反転チャンネルが生じているため等価ダイオー
ドＤＩを介さず、反転チャネルを通ってＮ１層の多数キ
ャリアが矢印のようにＮ３層へ移動し、第５図のｄのよ
うな電圧−電流特性となる。
方向で短絡されているが、Ｎ１層とＮ３層間の２層部に
本ＭＯ８反転チャンネルが生じているため等価ダイオー
ドＤＩを介さず、反転チャネルを通ってＮ１層の多数キ
ャリアが矢印のようにＮ３層へ移動し、第５図のｄのよ
うな電圧−電流特性となる。
次に、交流電源１９の電圧極性が逆転し、ドレイン電極
１５′側が正、１５側が負にバイアスされると、電流ａ
Ｍ０８反転チャネルを介し、今度はＮ３→Ｎ！→Ｎ１層
へとやはり多数キャリアにより輸送される。
１５′側が正、１５側が負にバイアスされると、電流ａ
Ｍ０８反転チャネルを介し、今度はＮ３→Ｎ！→Ｎ１層
へとやはり多数キャリアにより輸送される。
以上説明したように、ゲート・ソース間に所定の直流電
圧を印加、或い祉取除くことによって負荷１８へ交流電
流を供給することができる。又、ゲート・ソース間は絶
縁膜２０で絶縁されており極めて高いインピーダンスと
な９ているため、消費電力の極めて小さいゲート回路で
制御可能である。更に、電流の輸送を受持つのが多数キ
ャリアのみのユニポーラ素子であり、従来のトライアッ
クのようなバイポーラ素子でないため、誘導性負荷制御
時等の残留キャリアの再結合に起因する転流臨界オフ電
圧上昇率： （ｄｖ／ｄ ｔ ）Ｃ誤動作、或いは電流
正帰還作用がないため接合容量を充電する変位電流によ
る臨界オフ電圧上昇率：ｄｖ／ｄｔ誤動作が皆無である
上臨界電流上昇率：ｄｉ／ｄｉ耐量も非常に大きくなる
。
圧を印加、或い祉取除くことによって負荷１８へ交流電
流を供給することができる。又、ゲート・ソース間は絶
縁膜２０で絶縁されており極めて高いインピーダンスと
な９ているため、消費電力の極めて小さいゲート回路で
制御可能である。更に、電流の輸送を受持つのが多数キ
ャリアのみのユニポーラ素子であり、従来のトライアッ
クのようなバイポーラ素子でないため、誘導性負荷制御
時等の残留キャリアの再結合に起因する転流臨界オフ電
圧上昇率： （ｄｖ／ｄ ｔ ）Ｃ誤動作、或いは電流
正帰還作用がないため接合容量を充電する変位電流によ
る臨界オフ電圧上昇率：ｄｖ／ｄｔ誤動作が皆無である
上臨界電流上昇率：ｄｉ／ｄｉ耐量も非常に大きくなる
。
また、縦型構造でオン抵抗の小さいＭＯＳ ＦＥＴを本
発明の回路に用いればパワ制御用にも応用可能である。
発明の回路に用いればパワ制御用にも応用可能である。
以上詳細に説明したように本発明によれば、デバイス内
の電流輸送と伝導機構を多数キャリアだけのいわゆるユ
ニポーラデバイスに構成し、転流臨界オフ電圧上昇率と
、臨界電流上昇率及びゲート回路の低損失化を改善した
双方向性制御回路が得られ種々の交流電力制御に応用す
ることができるのでその効果は大きい。
の電流輸送と伝導機構を多数キャリアだけのいわゆるユ
ニポーラデバイスに構成し、転流臨界オフ電圧上昇率と
、臨界電流上昇率及びゲート回路の低損失化を改善した
双方向性制御回路が得られ種々の交流電力制御に応用す
ることができるのでその効果は大きい。
第１図（ａ） ｌ （ｂ）は従来のトライアックの記号
と基本構造の断面図、第２図は本発明の第１の実施例の
回路図、第３図は本発明の第２の実施例の回路図、第４
図は本発明の第３の実施例の回路図、第５図は本発明の
実施例に用いられるＭＯＳ ＦＥＴのゲート・ソース
間直流バイアス時の電圧−電流特性図である。 １．２・・・・・・交流電源に接続する端子、３・・・
・・・ゲート端子、４，５・・・・パ共通電極、６・・
・・・・ゲート電ｉ、１０．１０’・・・・・・エンハ
ンスメントＷＭＯ８ＦＥＴ、１１．１１’・・・・・・
ソース電極、１２ 、１２’・・パ′°ゲート電極、１
３・・・・・・ソース領域とドレイン領域を分ける領域
、１４＋１４’■・・電極、１５，１５’・・°・・・
ドレイン電極、１６・・・・・・抵抗、１７・・・・・
・制御電源、１８・・・・・・負荷、１９・・曲・交流
電源、２ｏ・・・・・・絶縁膜。 第 ？ 区 ７Ｊ 帆 、３ 図 プθ η ４ 図
と基本構造の断面図、第２図は本発明の第１の実施例の
回路図、第３図は本発明の第２の実施例の回路図、第４
図は本発明の第３の実施例の回路図、第５図は本発明の
実施例に用いられるＭＯＳ ＦＥＴのゲート・ソース
間直流バイアス時の電圧−電流特性図である。 １．２・・・・・・交流電源に接続する端子、３・・・
・・・ゲート端子、４，５・・・・パ共通電極、６・・
・・・・ゲート電ｉ、１０．１０’・・・・・・エンハ
ンスメントＷＭＯ８ＦＥＴ、１１．１１’・・・・・・
ソース電極、１２ 、１２’・・パ′°ゲート電極、１
３・・・・・・ソース領域とドレイン領域を分ける領域
、１４＋１４’■・・電極、１５，１５’・・°・・・
ドレイン電極、１６・・・・・・抵抗、１７・・・・・
・制御電源、１８・・・・・・負荷、１９・・曲・交流
電源、２ｏ・・・・・・絶縁膜。 第 ？ 区 ７Ｊ 帆 、３ 図 プθ η ４ 図
Claims (1)
- 二つのＭＯＳＦＥＴのソース電極を共通接続し、ゲート
電極を共通接続し、ソース領域とドレイン領域を分ける
領域に設けた電極を共通接続してソ７ス電極に接続し、
前記ソース電極と前記ゲート電極とを抵抗を介して接続
し、前記ソース電極と前記ゲート電極を制御電源に接続
し、二つのドレイン電極を交流電源に接続したことを特
徴とする双方向性制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10931482A JPS59225A (ja) | 1982-06-25 | 1982-06-25 | 双方向性制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10931482A JPS59225A (ja) | 1982-06-25 | 1982-06-25 | 双方向性制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225A true JPS59225A (ja) | 1984-01-05 |
Family
ID=14507064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10931482A Pending JPS59225A (ja) | 1982-06-25 | 1982-06-25 | 双方向性制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437967A (en) * | 1987-08-04 | 1989-02-08 | Wilson Sporting Goods | Tennis racket |
| WO1989012361A1 (en) * | 1988-06-08 | 1989-12-14 | Ixys Corporation | Mosfet device with current mirror having bi-directional capability |
| US5159425A (en) * | 1988-06-08 | 1992-10-27 | Ixys Corporation | Insulated gate device with current mirror having bi-directional capability |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143837A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Two-way switch |
| JPS55143836A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Two-way switch |
-
1982
- 1982-06-25 JP JP10931482A patent/JPS59225A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143837A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Two-way switch |
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| US5159425A (en) * | 1988-06-08 | 1992-10-27 | Ixys Corporation | Insulated gate device with current mirror having bi-directional capability |
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