JPS5922429A - Digital filter - Google Patents

Abstract

PURPOSE:To obtain a general-purpose accumulator, by using the accumulator for a digital filter of shift addition type. CONSTITUTION:A vector comprising a filter input Z0, an output of a delay circuit 1, and an output of a parallel converting circuit 3 is applied to a storage device 2, then a function value and a constant are applied to an accumulator IIaccording to each vector. The device 2 shifts and adds these values and calculates the filter output Y. The function value from the device 2 is applied to an adder 4, and the shift addition is executed and the sum of accumulation is outputted by summing the function value with the shifted sum of accumulation applied from a register 5. Bits thrown away from the shift addition are stored sequentially in a shift register 6. A selecting circuit 7 receives the output of the adder 4 and the output of the register 6, and selects the filter output Y and outputs it.

Description

【発明の詳細な説明】 本発明はシフト加算方式の演算回路を有するディジタル
フィルタに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital filter having a shift-addition type arithmetic circuit.

シフト加１１方式のディジタルフィルタの計算ア日Ｒ ルゴリズムについては特公、１４１１５３−、３０９７
２アラン・クロフ、ズイエ他の発明になるデ、ｆジタル
フィルタ、特願昭５５−０４０１４Ｇ河原井茂義の発明
になるディジタルフィルタ等の明細書及び図面に詳しく
記述されている〇 たとえば、特願昭５５−０４０１４６を例にあげてシフ
ト加算方式を簡単に説明すると、２次の巡回形ディジタ
ルフィルタの出力はつぎのようにして計２゜ 算される０フイルタ入力い、１サンプル時間遅延１ したフィルタ入力臼、２サンプル時間遅延したフィルタ
人力ｚ２，１サンプル時間遅延したフィルタｚ＋＝−ｚ
７２Ｍ−’十、王、ＺＪｚｊ−’　　−−−−−−・−
−−・・−ｏ）（ただしｚｉはＯｌまたはｌ） とｔ／、　ＺＯ，Ｚｌ、Ｚ２．Ｚ３．Ｚ４ノ各ヒ−／　
ト０）組Ｃｚ５゜ｚＪ、　、ｚｊ、、ｚｊ　、ｚ：　）
をベクトルとする関数ψ、および定数ψ　−を ９””９’（ＺＡ＋　Ｚ：　、ｚｊ、ｚｊ、ｚｊ）会シ
αｉｚ！　　　・・・・・・・・・・・・・・・・・・
・・・・・・・・・（２）ｉ−０１ Ｍ＋１Δ　１４　　。For the calculation algorithm of the digital filter using the shift addition 11 method, see Tokuko, 141153-, 3097.
2De and f digital filter invented by Alan Kloff, Zuier et al., Patent Application 1982-04014 To briefly explain the shift-and-add method using -040146 as an example, the output of the second-order cyclic digital filter is calculated as follows: 0 filter input, 1 sample time delay 1 filter input , 2 sample time delayed filter manual z2, 1 sample time delayed filter z+=-z
72M-'Ten, King, ZJzz-' ---------・-
--・・-o) (where zi is Ol or l) and t/, ZO, Zl, Z2. Z3. Z4 each heater/
0) Group Cz5゜zJ, , zz,, zz, z: )
The function ψ whose vector is・・・・・・・・・・・・・・・・・・
...... (2) i-01 M+1Δ 14 .

ψ　′″−７１も。ａｌ　　　°゛°°゛°゛°°゛°
°°°゛°°°°°°°゛°°°°（３）（ただしαｉ
はフィルタの特性すなわち伝達関数Ｈ（Ｚ）により定ま
る定数） とするとき、ディジタルフィルタの出力信号Ｙ（以下フ
ィルタ出力信号Ｙと略す）は Ｙ＝、ΣψＪ２ｊ””　　・・・・・・・・・・・・・
・・・・・・・・・・・・・・（４）３＝１　　　　　
。ψ ′″−71 too.al °゛°°゛°゛°°゛°
°°°゛°°°°°°°゛°°°° (3) (However, αi
is a constant determined by the characteristics of the filter, that is, the transfer function H(Z)), then the output signal Y of the digital filter (hereinafter abbreviated as filter output signal Y) is Y=,ΣψJ2j""...・・・・・・
・・・・・・・・・・・・・・・(4) 3=1
.

で計算される・すなわち、ψはフィルタの伝達関数Ｈ（
Ｚ）をディジタルフィルタに適応した関数値に置換した
量と見ることができる。別な見方をすれば、ここで言う
ディジタルフィルタは入力信号２に伝達関数を作用演算
しで出力信号を得るものである。したがって、フィルタ
の特性は低域、高域、帯域阻止、帯域通過はもとより、
たとえばイコライザ（等化層タ、遅延器のように伝達関
数の機能をもつ回路を含む広義のディジタルフィルタの
概念を４．９定することが”Ｃきる。In other words, ψ is the filter's transfer function H(
It can be seen as a quantity obtained by replacing Z) with a function value adapted to the digital filter. From a different perspective, the digital filter referred to here is one that operates a transfer function on the input signal 2 to obtain an output signal. Therefore, the characteristics of the filter include not only low-frequency, high-frequency, band-stop, and band-pass characteristics, but also
For example, it is possible to define the concept of a digital filter in a broad sense, including circuits with transfer function functions such as equalizers and delay devices.

式ｆｄｌを書き１αず七 Ｙ＝（９Ｍ　＋１−４−　（げ＋・・・＋〔ψｊ＋・・
何−（９３＋（ψ２＋ψ１２−１１２−１・・・）２−
１・・・１２−１　〕２　Ｍ・・・（５） となり、累積イロψｊを ψｊ＝ψｊ」−〔ψｊ−１＋・・・＋（ψ３」−（ψ２
＋ψ１２−１）２−１　）２−１・・・］２−１　　　
　　　・・・・・・・・・・・・・・・・・・・・・（
６）とすれば ψ−＝ψｊ＋ψ）　−！　２−１　　　　　　・・・・
・・・・・・・・・・・・・・・・・（７）（ただしψ
０−０） となり、フィルタ出力Ｙを最終累積和ψ“＋１　で表わ
せば Ｙ＝ψ　　２　　　　　　　・・・・・・・・・・・・
・・・・・・・・・・・・・・・（８）となる。ここで
ψｊは式１６）で定義されるようにψの一部分を（ε）
くつかのψを）シフトして累積したいわば部分和であり
、ψＭ−）１は＃Ｌ終値までの累積である。Write the formula fdl, 1αz7Y=(9M +1−4− (ge+...+[ψj+...
What-(93+(ψ2+ψ12-112-1...)2-
1...12-1]2 M...(5) The cumulative iro ψj is ψj=ψj''-[ψj-1+...+(ψ3''-(ψ2
+ψ12-1)2-1)2-1...]2-1
・・・・・・・・・・・・・・・・・・・・・(
6) then ψ−=ψj+ψ) −! 2-1...
・・・・・・・・・・・・・・・・・・(7) (However, ψ
0-0), and if the filter output Y is expressed as the final cumulative sum ψ"+1, then Y=ψ 2 ......
・・・・・・・・・・・・・・・(8) Here, ψj is defined by equation 16), where ψ is a part of (ε)
It is a so-called partial sum accumulated by shifting some ψ), and ψM-)1 is the accumulation up to the #L final value.

従って、シフト加算方式のディジタルフィルタの基本演
算は式（７）で表わされる０２進数の演算ｌこおいて、
データに１／２を乗することは該データを右方向に１ビ
ツトシフトすることであるから１式（７）は累積和ψｊ
−１を右方向（こ１ビツトシフトして関数値ψｊを加え
る演算であることを示している０式（７）、および式（
８）の演算を８行う装置が本発明の対象であるディジタ
ルフィルタの累算装置である。Therefore, the basic operation of the shift-addition digital filter is the 02-decimal operation l expressed by equation (7).
Multiplying data by 1/2 means shifting the data by 1 bit to the right, so Equation 1 (7) is the cumulative sum ψj
-1 to the right (1 bit shift and add function value ψj).
A device that performs the operations 8) is an accumulator for a digital filter, which is the object of the present invention.

従来の累算装置を用いた２次の巡回形ディジタルフィル
タの構成を第１図に示す。第１図においで、■が累算装
置である０従来の累算装置を用いたディジタルフィルタ
はつぎのように動作する０１は遅延回路でいくつかの遅
延口、路からなる０フＺ。FIG. 1 shows the configuration of a second-order cyclic digital filter using a conventional accumulator. In FIG. 1, ■ is an accumulator. 0 A digital filter using a conventional accumulator operates as follows. 01 is a delay circuit consisting of several delay ports and paths.

イルタ入力＃は最下位桁Ｚ５から最上位桁２τまで順に
蓄積装Ｗｔ、２に印加される。フィルタ出力Ｙは並直列
変換回路３から１サンプル時間遅れて２ Ｚ３．Ｚ３．・・・、ｚ３の順で蓄積装置２に印加され
る。The filter input # is applied to the storage device Wt, 2 in order from the least significant digit Z5 to the most significant digit 2τ. The filter output Y is delayed by one sample time from the parallel-to-serial conversion circuit 3 and is outputted from the parallel-to-serial conversion circuit 3 by 2 Z3. Z3. ..., z3 are applied to the storage device 2 in this order.

遅延回路１ａ、Ｉｂ、ｌｃは印加された信号をそれぞれ
１サンプル時間遅延する機能をもち、フィルタ入力を１
サンプル時間および２サンプル時間遅延してＺ　）　、
　Ｚ　、　、　＋＋＋　、　Ｚｌおよびｚ２１”２１”
’１Ｚ２（７）順で出力し、ｚ３（弓、Ｚ；、・・・、
ｚ譬）を１サンプル時間遅延して２　：　、　２　：、
・・・、２τとしで出力するり蓄積装置Ｍ＋１ ２は関数ψおよび定数ψ　　を貯蔵しており、印加され
るベクトル（Ｚ４．Ｚ：；・・・ｌＺ’４）従って関数
ψｊを出力し１Ｍ回目の関数値ψ“を出力したのＭ−）
１ ち、自動的に、定数ψ　　を出力する。累算装置工はＭ
−１−１回シフト加算動作を行い、フィルタ出力Ｙを出
力する。すなわち、加算器４は関数値ψＪと部分和ψｊ
−１に１７２を乗じた値ψＪ　−１／２　を受領し加え
合わせることにより部分和ψｊを出力する。Delay circuits 1a, Ib, and lc each have the function of delaying the applied signal by one sample time, and delay the filter input by one sample time.
sample time and Z with a delay of two sample times),
Z , , +++ , Zl and z21"21"
' Output in the order of 1Z2 (7), z3 (bow, Z;,...
z parable) with a one sample time delay and 2:, 2:,
..., 2τ and outputs the storage device M+1 2 stores the function ψ and the constant ψ, and the applied vector (Z4. M−) which outputs the function value ψ”
1. Automatically output the constant ψ. Cumulative equipment work is M
-1- Performs the shift addition operation once and outputs the filter output Y. That is, the adder 4 calculates the function value ψJ and the partial sum ψj
The partial sum ψj is output by receiving and adding the value ψJ −1/2 obtained by multiplying -1 by 172.

レジスタ７は部分和ψｊを１ビツト右にシフトして受領
し、格納することにより累積和ψｊに１／２を乗じた値
ψｊ／２を出力する。この動作をＭ−１７１回繰り返す
ことにより、加算器４からフィルタ出力Ｙを出力する。The register 7 receives the partial sum ψj by shifting it to the right by 1 bit and stores it, thereby outputting a value ψj/2 obtained by multiplying the cumulative sum ψj by 1/2. By repeating this operation M-171 times, the filter output Y is output from the adder 4.

ただし、１回目の累算実行時にはレジスタ５から初期値
としてＯが出力される。However, when the first accumulation is executed, O is output from the register 5 as the initial value.

ところで、フィルタ出力Ｙは式１１１に示すようにＭビ
ットの整数値で、また１式（８）からフィルタ出力は最
終累積和ψ　　に２　を乗じた値であるから、最終累積
和ψ　　をＭビット左方向にシフトしたのち、小数点以
下のビットを■子化した値がフィルタ出力Ｙである。つ
まり最終累積和ψＭ＋１の小数点以下１ビツト目からＭ
ピント目までがフィルタ出力Ｙとなる。By the way, the filter output Y is an M-bit integer value as shown in Equation 111, and from Equation 1 (8), the filter output is the value obtained by multiplying the final cumulative sum ψ by 2, so the final cumulative sum ψ is multiplied by M bits. After shifting to the left, the value obtained by converting the bits below the decimal point to ■ is the filter output Y. In other words, M from the 1st bit after the decimal point of the final cumulative sum ψM+1
The filter output Y is up to the focus point.

以上説明したようｔｃ、第１図１こ示した従来の累算装
［Ｉでは小数点の位置は固定で、加算器４の下位Ｍビッ
トをフィルタ出力Ｙとして出力していた０しかし、貯蔵
装置２に貯蔵される関数ψ、おＭ＋１ よび定数ψ　　の最大値はフィルタの特性によっ１大き
く左右されるので、従来の累算装置では９最犬値が印加
された場合でも正常に加算が実行できるように、加算器
のビット数、および小数点以上の桁数をフィルタの持回
に合わせて逐−設計していた口したがって、フィルタの
種類によって累算装置泌のＩ１９成が異なり、汎用の累
ｎ装置を作るこきが困難であった〇 また１式１１）に示すようにフィルタ出力Ｙの絶対値は
２　Ｍ　−１−１以内であるから、シフト加算により求
まったフィルタ出力Ｙの絶対値が２Ｍ−１以上のの場合
はオーバフロー状軸であり、下６ｉ　Ｍビットをその才
まフィルタ出力Ｙとして出力すると、フィルタ出力Ｙの
系列が不自然になり、ディジタルフィルタは安定して動
作しない。このため、従来の累算装置を用いたディジタ
ルフィルタでは、フィルタ出力がオーバフローしないよ
うＩこフィルタ入力を操作するきか、伝達関数の増幅係
数を減するとかの対策を施さねばならず、いずれもダイ
ナミックレンジが減少しディジタルフィルタの使用範囲
が制限され不便であった。As explained above, in the conventional accumulator shown in FIG. Since the maximum value of the function ψ, M+1, and constant ψ stored in 1 is greatly influenced by the characteristics of the filter, conventional accumulators can correctly perform addition even when the maximum value of 9 is applied. The number of bits of the adder and the number of digits after the decimal point were designed according to the number of filters used. Therefore, the I19 configuration of the accumulator differs depending on the type of filter, It was difficult to make the device.Also, as shown in Equation 111), the absolute value of the filter output Y is within 2M -1-1, so the absolute value of the filter output Y determined by shift addition is 2M -1 or more indicates an overflow axis, and if the lower 6i M bits are output as the filter output Y, the series of filter output Y will become unnatural and the digital filter will not operate stably. For this reason, in digital filters using conventional accumulators, countermeasures must be taken to prevent the filter output from overflowing, such as manipulating the filter input or reducing the amplification coefficient of the transfer function, both of which are dynamic. This was inconvenient because the range was reduced and the usable range of the digital filter was restricted.

本発明は上記の欠一点を除き、フィルタの特性にかがイ
つらず用いることのでき、かつ安定した動作を保障する
汎用の累算装置を提供するものである。The present invention eliminates the above-mentioned drawbacks and provides a general-purpose accumulator that can be used without affecting the filter characteristics and guarantees stable operation.

この目的を達成するための本発明の要旨は以下の２点で
ある。The gist of the present invention to achieve this objective is the following two points.

Ｋン　　従来の累算装置では捨てられていた加算器の出
力をシフトレジスタに格納することにより、ｉ＆Ｍ＋１ 終累積和ψ　　のビット数を伸ばし、外部より印加され
た累ｎ装置の小数点の位置Ｄｐに従って最終Ｍ積和ψＭ
＋１からフィルタ出方を選択して出方することとした。By storing the output of the adder, which was discarded in the conventional accumulating device, in the shift register, the number of bits of the final cumulative sum ψ is increased, and the number of bits of the final accumulated sum ψ is increased according to the position Dp of the decimal point of the accumulating device applied from the outside. Final M product sum ψM
It was decided to select the filter output from +1.

の）　小数点の位置Ｄｐに従ってフィルタ出力Ｙのオー
バフローを検出する回路を設け、オーバフローの場合に
はディジタルフィルタを安定して動作させるようＩこ、
フィルタ出力Ｙに対応した値を出力することとした。) A circuit is provided to detect an overflow of the filter output Y according to the position Dp of the decimal point, and in the case of an overflow, a circuit is installed to ensure stable operation of the digital filter.
It was decided to output a value corresponding to the filter output Y.

つぎに実施例を用いて本発明の詳細な説明する。Next, the present invention will be explained in detail using examples.

第２図は本発明の第１実施例で、小数点の位置が４通り
に選択できる累算装置を用いた２次の巡回形ディジタル
フィルタである。第２図において。FIG. 2 shows a first embodiment of the present invention, which is a second-order cyclic digital filter using an accumulator in which the position of the decimal point can be selected in four ways. In fig.

ｎが本発明による累算装置である。第２図において、６
は加算器４で演算する際切り捨てられる最下位ビット出
力ｇを受領し、順次格納するシフトレジスタ０７は該加
算器４の出力ａ−ｇｒおよび該シフトレジスタ６の各タ
ップ出力ｈ−ｊを受領し、外部から印加される予め設定
された小数点の位Ｋｌ）ｐに従ってフィルタ出力Ｙを選
択して出力する選択回路である。n is an accumulator according to the invention. In Figure 2, 6
receives the least significant bit output g which is truncated during operation in the adder 4, and the shift register 07 which sequentially stores it receives the output a-gr of the adder 4 and each tap output h-j of the shift register 6. , a selection circuit that selects and outputs the filter output Y according to a preset decimal place Kl)p applied from the outside.

第１実施例の動作はつぎの如くである０まず。The operation of the first embodiment is as follows.

フィルタ入力２０の１ビットｚ式（！：、遅延回路１の
出力ｚＪｚｌ　　ｚＪ　　と、並直列変換回路３の出力
１２’４ Ｚ３カラｍ成サレルヘ９　ト／ｌｚ（ｚ３．ｚ７．ｚｊ
、、ｚ’、。The 1-bit z expression of the filter input 20 (!:, the output zJzl zJ of the delay circuit 1 and the output 12'4 Z3 column m formation Salerhe 9 g/lz (z3.z7.zzj
,,z',.

Ｚ３４″）カ蓄ｍｔ［２ｔｃ　（ｚｏ、ｚ、、ｚ２．ｚ
３．ｚ４）　カラ（Ｚ′：ｌＺ”ＩＺ’；’？Ｚ′：Ｉ
Ｚ’；’　）　ノ順ニ印加すれると、各ベクトルに従っ
て関数値ψ１からψ“が１式次出力Ｍ　＋　１ され、さらに定数ψ　　が出力されて累算装置２に印加
されるＯ累算装置■は　ψ　から？Ｍ＋１を順次シフト
加算してフィルタ出力ＹをＢ」算する０この際の累算装
置Ｈの動作を詳しく説明すると。Z34″) Storage mt[2tc (zo, z,, z2.z
3. z4) Kara (Z':lZ"IZ';'?Z':I
Z';') When applied in the order of The device (2) sequentially shifts and adds ?M+1 from ψ and calculates the filter output Y by B'0.The operation of the accumulator H at this time will be explained in detail.

まず蓄積装置ｌｌ　２から関数値ψｊが累算装置■に印
７！１１される・関数値ψｊはそのまま加算器４に印加
され、レジスタ５から印加されているシフトされた累積
和ψＪ−１／　２と加え合わされること（こより式（７
）のシフト加算が実行され、累積和ψｊ−１が出力され
る。ここで、加算器４の最下位ビット出力ｇを除くＭビ
ットがシフトされた累積和ψｊ　−１／２としてレジス
タ５に格納される０ただし、１回目のシフト加算時には
レジスタ５からはＯが出力される◇加算器４の最下位ビ
ット出力ｇはレジスタ５の動作と同時にシフトレジスタ
６に格納されるので、シフトレジスタ６にはシフト加算
によって捨てられるビットが順次格納される０この動作
をＭ＋１回繰り返すことによって、ｌサンプル値分のシ
フト加算終了時には加算器４から最終累積和Ｍ＋１ ψ　　の上位Ｍビットが、シフトレジスタ６の各タップ
からは該Ｍビットにつづく下位３ピツトが出力される。First, the function value ψj is marked 7!11 from the accumulator ll2 to the accumulator ■.The function value ψj is directly applied to the adder 4, and the shifted cumulative sum ψJ-1/ 2 (from formula (7)
) is executed, and the cumulative sum ψj-1 is output. Here, 0 is stored in register 5 as cumulative sum ψj -1/2 in which M bits excluding the least significant bit output g of adder 4 are shifted. However, at the first shift addition, register 5 outputs O. ◇Since the least significant bit output g of the adder 4 is stored in the shift register 6 at the same time as the operation of the register 5, the bits discarded by shift addition are sequentially stored in the shift register 6. This operation is repeated M+1 times. By repeating this, when the shift addition of l sample values is completed, the adder 4 outputs the upper M bits of the final cumulative sum M+1 ψ, and each tap of the shift register 6 outputs the lower 3 pits following the M bits.

ここで選択回路７は加３′ａ４の出力とシフトレジスタ
６の各タップの出力を受領し２小数点の位置Ｄｐに従っ
てフィルタ出力Ｙを選択して出力する０小数点の位置情
報Ｄｐは２ビツト（ｋ　ｔ、　ｌ　）で、小数点が加算
器４の出力すの左ζこある場合には（０，０）、出力仁
の左にある場合には（ｏ、ｉ）、出力ｄの左にある場合
には（ｌ。Here, the selection circuit 7 receives the output of the adder 3'a4 and the output of each tap of the shift register 6, selects the filter output Y according to the position Dp of the 2 decimal point, and outputs the position information Dp of the 0 decimal point, which is 2 bits (k t, l), if the decimal point is to the left of the output of adder 4, it is (0, 0), if it is to the left of the output, it is (o, i), and if it is to the left of the output d, it is (0, 0). (l.

０）、出力ｅの左にある場合には（１，１）となってい
るから、　ｎｐ＝ｏｏの時は出力すから出力ｇまでを。0), and if it is to the left of output e, it is (1, 1), so when np = oo, it is output to output g.

Ｄｐ＝０１の時は出力Ｃから出力りまでを、Ｄｐ＝１０
　の時は出力ｄから出力ｉまでを、　　Ｄｐ＝１１の時
は出力ｅから出力ｊまでをそれぞれフィルタ出力Ｙとし
て出力する。When Dp=01, from output C to output, Dp=10
When Dp=11, outputs e to j are output as filter outputs Y.

第３図は本発明の第２突施例である。第３図において、
■が本発明による累積装置である。第２実施例では、８
１￥１実施例に蓄積装置２の出力を一時格納する第２の
レジスタ８．小数点の位置り。FIG. 3 shows a second embodiment of the present invention. In Figure 3,
(2) is an accumulation device according to the present invention. In the second embodiment, 8
A second register 8 for temporarily storing the output of the storage device 2 in the 1\1 embodiment. Decimal point position.

を格納リーる第３のレジスタ９．およびフィルタ出力Ｙ
のオーバフローを検出するオーバフロー検出回路１０が
追加されている。また選択回路１１はオーバフロー検出
回路ｌＯの出力を受領し、オーバフローでない場合は第
１実施例の選択回路７と同じ動作をするが、オーバフロ
ーの場合（こはフィルタ出力Ｙの極性に従って正、また
は負の最大値を出力する。A third register stores 9. and filter output Y
An overflow detection circuit 10 is added to detect an overflow. Further, the selection circuit 11 receives the output of the overflow detection circuit IO, and operates in the same manner as the selection circuit 7 of the first embodiment when there is no overflow. Output the maximum value of.

累算装置蓋のシフト加算動作は第１実施例と同じである
が、第２のレジスタ８が蓄積装置２の出力をレジスタ５
の動作と同時に格納し、加算器４に印加する０また小数
点の位置り、は蓄積装置２に貯蔵されており、累算装置
Ｉ　Ｉがシフト加算の動作を開始する前に第３のレジス
タ９に格納される。The shift and addition operation of the accumulator lid is the same as in the first embodiment, but the second register 8 transfers the output of the accumulator 2 to the register 5.
The zero or decimal point position to be stored and applied to the adder 4 at the same time as the operation of is stored in the storage device 2, and is stored in the third register 9 before the accumulator II starts the shift-add operation. is stored in

オーバフロー検出回路１０はエサンプル値分のシフト加
算が終了後、加算器４の出力ａｒｂｒＣ＊ｄ、ｅおよび
第３のレジスタの出力に、１を受領するＯただし加算器
４の出力ａは最上位ビ・７トの桁上り信号で、最終累積
和ψＭ−１−１の極性を示している。ここで、オーバフ
ロー検出回路１０は第３のレジスタ９の出力、すなわち
小数点の位置Ｄｐが（ｏ、ｏ）の時は出力ａとｂを比較
し、（０゜１）の時は出力ａ、ｂ、ｃを比較し、（１，
０）の時は出力ａ、ｂ、ｃ、ｄを比較し、（１，４）の
時は出力ａ　？　ｂ　Ｉ　Ｃｌ　ｄ　ｔ　”を比較し、
全てのビットが同じ値でない場合はオーバフローと判断
して、オーバフロー信号を出力する０選択回路１１はオ
ーバフロー検出回路ｌＯの出力を受領し、オーバフロー
の時には最終累積和ψＭ＋１の極性に応じて、正または
負の最大値を出力するＯオー／（フローでない時は、小
数点の位置Ｄｐに従ってフィルタ出力Ｙを出力する。After the overflow detection circuit 10 completes the shift addition of the sample value, the overflow detection circuit 10 receives 1 to the output arbrC*d, e of the adder 4 and the output of the third register. The carry signal of bit 7 indicates the polarity of the final cumulative sum ψM-1-1. Here, the overflow detection circuit 10 compares the outputs a and b when the output of the third register 9, that is, the position Dp of the decimal point is (o, o), and compares the outputs a and b when the position Dp of the decimal point is (0°1). , c, and (1,
0), outputs a, b, c, and d are compared; when (1, 4), output a? b I Cl d t ”,
If all bits do not have the same value, it is determined that there is an overflow, and the 0 selection circuit 11 outputs an overflow signal.The 0 selection circuit 11 receives the output of the overflow detection circuit 1O, and in the event of an overflow, the output is positive or negative depending on the polarity of the final cumulative sum ψM+1. Outputs the maximum negative value Oo/(When not in flow, outputs the filter output Y according to the decimal point position Dp.

第４図は本発明のｖ１３実、怖例で１本発明を２桁同時
加算形累算装置に適用した例である◇第４図において、
■が本発明の累算装置である。２桁同時加算形累ｎ装置
は２回分のシフト加算を１回の演算で実行する累算装置
である。このため、第１２に−１ の関数値ψ　　を格納するための第４のレジスタ１２を
備え、加算器１３は第２のレジスタ８．の出力である第
２の関数値ψ２にと、第４のレジスタ１２の出力である
第１の関数値ψ２に−１およびｍｌのレジスタ５の出力
である部分和ｆｋ、−１２の３つの値を同時に加算する
◇第３実施例では、１回のシフト加算で加算器１３の出
力の下２ビットが捨てられるので、シフトレジスタ１４
はこの２ビツトを同時に格納するようｌどなっている。Figure 4 is a v13 example of the present invention in which the present invention is applied to a two-digit simultaneous addition type accumulator.◇In Figure 4,
(2) is the accumulation device of the present invention. The two-digit simultaneous addition type accumulator is an accumulator that performs two shifts and additions in one operation. For this purpose, the fourth register 12 for storing the function value ψ of -1 is provided in the twelfth register, and the adder 13 is connected to the second register 8. The second function value ψ2, which is the output of ◇In the third embodiment, the lower two bits of the output of the adder 13 are discarded in one shift addition, so the shift register 14
is designed to store these two bits at the same time.

１ナンブル値分のシフト加算の終了後２選択回路１１が
小数点の位ｔｉｆ’Ｄｐに従って加算器１３　、および
シフトレジスタ１４の出力からフィルタ出力Ｙを選択し
て出力し、フィルタ出力がオーバフローしている場合に
は、フィルタ出力Ｙの極性に従って正または負の最大値
を出力することはｇ（４２突施例と同じである。After the shift addition of one number value is completed, the 2 selection circuit 11 selects and outputs the filter output Y from the outputs of the adder 13 and the shift register 14 according to the decimal place tif'Dp, and the filter output overflows. In the case of g(42), outputting the positive or negative maximum value according to the polarity of the filter output Y is the same as the g(42-distinct embodiment).

以上説明したように２本発明による累算装置をシフト加
算形の広義のディジタルフィルタに用いれば、フィルタ
の特性に応じて小数点の位置を選択できる力）ら、フィ
ルタの種類にかかわらず同一の累算装置を用いる゛こと
ができ便利である０また。As explained above, if the accumulator according to the present invention is used in a shift-addition digital filter in a broad sense, the ability to select the position of the decimal point according to the characteristics of the filter allows the same accumulator to be used regardless of the type of filter. It is also convenient to use a calculation device.

第２実施例（こ示した累算装置を用いれば、フィルタ出
力がオーバフロー状態になった場合でも安定した動作を
持続するディジタルフィルタを提供できる。なお、第２
実施例において、蓄積装置２の出力を一時格納する第２
のレジスタ８を設けたが。Second Embodiment (Using the accumulation device shown above, it is possible to provide a digital filter that maintains stable operation even when the filter output is in an overflow state.
In the embodiment, the second storage device temporarily stores the output of the storage device 2.
However, a register 8 was provided.

第２のレジスタ８を第１のレジスタ５と同時に動作させ
ることにより、ｓＭ装置２のアクセス時間がシフト加算
時間に影響をおよぼさなくなり、より高速のディジタル
フィルタが実現できるＯまた。By operating the second register 8 at the same time as the first register 5, the access time of the sM device 2 does not affect the shift and addition time, and a faster digital filter can be realized.

第２実施例において、小数点の位（ｑ情報と蓄積装置に
貯蔵し、シフト加算の動作を開始する前ｆこ蓄積装置か
ら第３のレジスタ９に格納するようζこしているが、こ
のことによりフィルタの特性に係わるすべてのパラメー
タが蓄積装置に集約され、＃積装置をリードオンリーメ
モリ（几ｏｈイ）のような不揮発性メモリとすれば、Ｒ
ＯＭ　を交換するだけでフィルタの特性が変更でき、大
変便利である。In the second embodiment, the decimal place (q information) is stored in the storage device, and before starting the shift-add operation, f is stored in the third register 9 from the storage device. All parameters related to filter characteristics are collected in the storage device, and if the storage device is a non-volatile memory such as read-only memory (几ohii), then R
The filter characteristics can be changed simply by replacing the OM, which is very convenient.

また、第２の実施例（こおいてｖ、３のレジスタ９・を
複数個設ければ、特性の異なるフィルタを複数側条＠　
１ｎｂ作させる時に、各々のフィルタごとＩこ小数点の
Ｑ　［を設定でき、一層便利である。In addition, if a plurality of registers 9 of v, 3 are provided in the second embodiment (here, a plurality of filters with different characteristics can be connected to a plurality of side strips).
When producing 1nb, it is possible to set I and Q [of the decimal point] for each filter, which is more convenient.

なお２本発明はシフト加算方式のディジタールフィルタ
に共）瓜な累算装置に関する発明であるから第３実施例
に示したよう？こ、累算装置の構成が変−）でも適用で
きるし９本発明の説明に用いたアルゴリズム以外のソフ
ト加算方式を用いたディジタルフィルタにも適用できる
ことは明白であろう０2. Since the present invention relates to an accumulator that is similar to a shift-addition digital filter, it is as shown in the third embodiment. It is obvious that this method can be applied even if the configuration of the accumulator is changed, and it can also be applied to a digital filter using a soft addition method other than the algorithm used in the explanation of the present invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の累算回路を用いたディジタルフィルタ、
第２図は本発明の第１実施例、第３図は、本発明の第２
実施例、第４図−は本発明の第３実施例を示す０ １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・遅延回路。 ２・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・蓄積装置。 ３・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・並直列変換回路
。 ４．１３・・・・・・・−・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・加
算器２５．８，９．１２　・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・レジスタ。 ６．１４・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・シフトレジスタ。 ７．１１・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・選択回路
。 １０　・・・・−・・・・・・・・・・・・・・・・・
・・・・・・・・オーバフロー検出回路Ｏイはψｊ、、
、、　　帽よψｊ　−１ｘ２．−１゜ハはｇ＋Ｊ　　、
二はψ２に、。 ホはψ２に−１−１・、はψ２１（＋１×２ トはψ詰−１２−２を示すＯ 代理人　弁理士　小池　龍太部 ＝１４ 第１図 入力ＺＯ 工刀判霜−Ｉγ２γｌ 第２図 入力２０ ボッ　Ｙｓ　　Ｙ３　　Ｙｚ　　γｌFigure 1 shows a digital filter using a conventional accumulation circuit.
FIG. 2 shows the first embodiment of the present invention, and FIG. 3 shows the second embodiment of the present invention.
Embodiment FIG. 4 shows a third embodiment of the present invention.
・・・・・・・・・・・・・・・・・・・・・・・・
...Delay circuit. 2・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
...Storage device. 3・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・ Parallel-to-serial conversion circuit. 4.13・・・・・・・・・－・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ Adder 25.8, 9.12 ・・・・・・・・・・・・・・・
·················register. 6.14・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・Shift register. 7.11・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・Selection circuit. 10 ・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・Overflow detection circuit Oi is ψj,,
,, Hat ψj −1x2. -1゜ha is g+J,
The second is ψ2. E is -1-1・ for ψ2, is ψ21 (+1×2 G indicates ψ-12-2 O Agent Patent attorney Ryutabe Koike = 14 Figure 1 Input ZO Kotoban frost - Iγ2γl Figure 2 Input 20 Bot Ys Y3 Yz γl

Claims (1)

【特許請求の範囲】 Ｎ個のＭビットの正負を含む２進コードサンプ／Ｌ／　
値Ｚ　＋　＝Ｚγ、ｚ７−”・ｚＪ　（７）Ｎ　ヒ−／
　Ｂｕｎ　ｚＪ、、ｚｊ・・・ｚＡ−ｒ　　をＭ個発生
する手段と、前記Ｎビット情報ｚｊ、ｚ！・・・ｚＡ−
１と伝達関数とで定まる関数値および定数値に対応する
値ψｊをそれぞれ貯蔵する蓄積装置と、フィルタ出力を
得るための累算器とを備え、この累算器が前記蓄積装置
からの信号を受けて累積和を出力する加算器（４）と該
加算器の出力を受けて、所定ビットだけ右シフトし、も
しくはそのままそれを格納し次の累積演算においてその
格納された累積和をそのまま、もしくは所定のビットだ
け右シフトさせて前記加算器に入力するレジスタ（５）
とを有するディジタルフィルタにおいて： 所定ビットだけ右シフトさせて前記レジスタに入力する
際、切り捨てられる該加算器の最下位から前記所定ビッ
トを格納するシフトレジスタＣ６）と。 前記加算器（４）の出力および該シフトレジスタ（６）
の出力を受領し、予め設定された小数点位置情報によっ
てフィルタ出力を選択する切換回路１７）とを備えたこ
とを特徴とするディジタルフィルタ。[Claims] Binary code sample /L/ containing N number of positive and negative bits of M bits
Value Z + = Zγ, z7-”・zJ (7) N H-/
Means for generating M Bun zJ,, zz...zA-r, and the N-bit information zz, z! ...zA-
1 and a transfer function, and an accumulator for obtaining a filter output. An adder (4) receives the output of the adder and outputs the cumulative sum, and the output of the adder is shifted to the right by a predetermined bit, or it is stored as is, and in the next cumulative operation, the stored cumulative sum is used as is, or A register (5) that shifts a predetermined bit to the right and inputs the result to the adder.
and a shift register C6) that stores the predetermined bit from the lowest order of the adder which is truncated when shifted to the right by a predetermined bit and input to the register. The output of the adder (4) and the shift register (6)
a switching circuit 17) that receives the output of the filter and selects the filter output based on preset decimal point position information.