JPS5922165A - アドレス制御回路 - Google Patents
アドレス制御回路Info
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- JPS5922165A JPS5922165A JP57131589A JP13158982A JPS5922165A JP S5922165 A JPS5922165 A JP S5922165A JP 57131589 A JP57131589 A JP 57131589A JP 13158982 A JP13158982 A JP 13158982A JP S5922165 A JPS5922165 A JP S5922165A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Complex Calculations (AREA)
- Memory System (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する分野
本発明は、I) F T (Discrete Fou
rier Transf。
rier Transf。
nr+ )、D CT (1)iscrete Co5
1ne Transform )、FF T (Fas
t Fourier Transform L L P
C(LinearPredictive Codin
g )等、メモリを用いた複数種類のディジクル信号処
理に要求され・る複数種類のアドレス制御を統一的かつ
高速に行うことができるアドレス制御回路に関するもの
である。
1ne Transform )、FF T (Fas
t Fourier Transform L L P
C(LinearPredictive Codin
g )等、メモリを用いた複数種類のディジクル信号処
理に要求され・る複数種類のアドレス制御を統一的かつ
高速に行うことができるアドレス制御回路に関するもの
である。
従来技術
メモナを用いたディジクル信号処理に要求される高度な
複数種類のアドレス制御モードとしこ、1)I”T、F
FT、DCT、LPCがある。
複数種類のアドレス制御モードとしこ、1)I”T、F
FT、DCT、LPCがある。
DFT、DCTは各サンプル点の離散信号からそのスペ
クトラムを求めるディジタル信号処理に不可欠な処理で
あり、変換式はそれぞれ次式で与えられる。
クトラムを求めるディジタル信号処理に不可欠な処理で
あり、変換式はそれぞれ次式で与えられる。
ここで2(→1..ylη)はそれぞれDFT、DcT
を行う前の各サンプル点の離散信号であっ、X(δ)、
Y(4)はそれぞれ1) F T、D CTを行っ′〔
得られたスペクトラムである。またNはサンプル点の数
、C11つは定数、系は次数で0がらN−]までの整数
の値をとる。
を行う前の各サンプル点の離散信号であっ、X(δ)、
Y(4)はそれぞれ1) F T、D CTを行っ′〔
得られたスペクトラムである。またNはサンプル点の数
、C11つは定数、系は次数で0がらN−]までの整数
の値をとる。
これらの変換にはfi+、(2)式右辺のザイン、コサ
インの値をROM (Read 0nly Memor
y )に格納し、これらとχ(→、y−(→との積和演
算を行う手法が一般に用いられる。この時、正弦、余弦
の偏角はそれぞれ第1表、第2表の値となる。81表は
D F Tの場合、第2表は]) CTの場合である。
インの値をROM (Read 0nly Memor
y )に格納し、これらとχ(→、y−(→との積和演
算を行う手法が一般に用いられる。この時、正弦、余弦
の偏角はそれぞれ第1表、第2表の値となる。81表は
D F Tの場合、第2表は]) CTの場合である。
第 1 表
第 2 表
しかしながら、これらの三角関数は周期2πの同周期関
数であるから、θ二(2m+1)πからθ=(2m+2
)πまでの関数値は、θ二2mπからθ二(2m」川)
πまでの関数値の符号を反転することによつ求めること
ができる。したがつC1これらの関数テーブルの参照は
θ=Oからθ=π/2又はθ=πまでの関数値をROM
に格納し、これらを繰り返し使用し、メモリ容量を節約
するのが一般的である。したがって、NポイントのI)
FT、DCTを行うときに最小限必要とされるR OM
テーブルは第3表、第4表のようになり、それぞれNワ
ード、2Nワードである。第3表はD F T 、第4
表はDCTの場合である。
数であるから、θ二(2m+1)πからθ=(2m+2
)πまでの関数値は、θ二2mπからθ二(2m」川)
πまでの関数値の符号を反転することによつ求めること
ができる。したがつC1これらの関数テーブルの参照は
θ=Oからθ=π/2又はθ=πまでの関数値をROM
に格納し、これらを繰り返し使用し、メモリ容量を節約
するのが一般的である。したがって、NポイントのI)
FT、DCTを行うときに最小限必要とされるR OM
テーブルは第3表、第4表のようになり、それぞれNワ
ード、2Nワードである。第3表はD F T 、第4
表はDCTの場合である。
アドレス データ アドンス データアドレス
デ − タ ところで、このよりなりFi”、DCTのための従来の
アドレス制御回路では、アドレスがROM先頭部へ戻る
たびに減算および余りを求めるための除算を必要とし、
減算器、除算器等のため回路規模が著しく増加する欠点
があった。
デ − タ ところで、このよりなりFi”、DCTのための従来の
アドレス制御回路では、アドレスがROM先頭部へ戻る
たびに減算および余りを求めるための除算を必要とし、
減算器、除算器等のため回路規模が著しく増加する欠点
があった。
次にFFTはI) F Tを高速に行なうアルゴリズム
であり、ビットリバースによるデータ系列の順序の入れ
換え、およびバタフライ演算により実現される。ピント
リバースによるデータの入れ換えは系列の奇数番目のデ
ータを後半に移すことの繰り返しにより達成され、2進
数1〕N−+・・・1)2b1boで示される元のデー
タ系列の順序を1)。bll)2・・・”N−sのビッ
トを反転した新しい順序に並べかえる操作である。この
操作は一般にメモリ内のデータの転送によつ′C行われ
、転送先のビットリバースアドレスをアドレス制御回路
から得て実行される。
であり、ビットリバースによるデータ系列の順序の入れ
換え、およびバタフライ演算により実現される。ピント
リバースによるデータの入れ換えは系列の奇数番目のデ
ータを後半に移すことの繰り返しにより達成され、2進
数1〕N−+・・・1)2b1boで示される元のデー
タ系列の順序を1)。bll)2・・・”N−sのビッ
トを反転した新しい順序に並べかえる操作である。この
操作は一般にメモリ内のデータの転送によつ′C行われ
、転送先のビットリバースアドレスをアドレス制御回路
から得て実行される。
しかし、従来のピッ) IJバースアドレス制御回路で
は専用のビットリバース回路を使用する必要があった。
は専用のビットリバース回路を使用する必要があった。
この回路はすべてのビットが交差するレジスタ間配線を
必要とし、L S I化の際、チップ面積を多大に要す
る。また、ソフトウェア処理によりビットリバースを行
えば、専用のビットリバースを行えば、専用のビットリ
バース回路は必要なくなり、チップ面積は低減するが、
複雑な分岐命令と多くのステップ数を要し、I=” i
” i’を高速に行なうことができなかった。
必要とし、L S I化の際、チップ面積を多大に要す
る。また、ソフトウェア処理によりビットリバースを行
えば、専用のビットリバースを行えば、専用のビットリ
バース回路は必要なくなり、チップ面積は低減するが、
複雑な分岐命令と多くのステップ数を要し、I=” i
” i’を高速に行なうことができなかった。
線形予測符号化(L l) C)は信号波形の過去のい
くつかのザンブル点から予測した値を用いて残差信号の
符号化を行う符号化方式である。時刻差における残差e
えゆ入力信号x、(と予測信号X差から次式により剖算
される。
くつかのザンブル点から予測した値を用いて残差信号の
符号化を行う符号化方式である。時刻差における残差e
えゆ入力信号x、(と予測信号X差から次式により剖算
される。
e、、t=xえ−X差 (3
)この残差e、tを符号化することにより、符号仕残I
へ
△差eLを得る。同時に予測信号xlが求められる。
)この残差e、tを符号化することにより、符号仕残I
へ
△差eLを得る。同時に予測信号xlが求められる。
Δ 〜 △
x+tzx差+ e )−f41
また予測信号x、(はn次の線形予測係数α1〜α1と
、過去のル個の符号化信号費し、〜′ンえ−□を用い゛
〔次式によつ′C求められる。
、過去のル個の符号化信号費し、〜′ンえ−□を用い゛
〔次式によつ′C求められる。
このような線形予測符号化処理におい〔、予」す信号x
、tの導出はメモリ中の線形予測係数αhと符号△ その際、符号化信号X4は符号化のステップが進むにつ
れ“C順に新たなデータを使用し′Cいくため、過去の
データは漸次不要となる。したがって符号△ 化信号X4のアドレシングは開始アドレスを1づつ更新
し、几回インクリメントを繰り返すものとなる。しかし
ながらこの方法では符号化ステップが進むにつれC開始
アドレスが増加する一方であり、メモリ容量を最小化す
るため、ルワードのメ、ヘ モリ領域へル個の符号化信号x1を格納し、漸次不要と
なった過去の符号化信号を新たな符号化信号で置換し′
〔ゆく操作を一般に行う。したがつ゛〔開始アドレスを
1づつ更新するとともに周期nでアドレスを循環させる
操作が必要となり、線形予測符号化のアドレスは第5表
に示すようになる。
、tの導出はメモリ中の線形予測係数αhと符号△ その際、符号化信号X4は符号化のステップが進むにつ
れ“C順に新たなデータを使用し′Cいくため、過去の
データは漸次不要となる。したがって符号△ 化信号X4のアドレシングは開始アドレスを1づつ更新
し、几回インクリメントを繰り返すものとなる。しかし
ながらこの方法では符号化ステップが進むにつれC開始
アドレスが増加する一方であり、メモリ容量を最小化す
るため、ルワードのメ、ヘ モリ領域へル個の符号化信号x1を格納し、漸次不要と
なった過去の符号化信号を新たな符号化信号で置換し′
〔ゆく操作を一般に行う。したがつ゛〔開始アドレスを
1づつ更新するとともに周期nでアドレスを循環させる
操作が必要となり、線形予測符号化のアドレスは第5表
に示すようになる。
ドレス制御回路では回路規模が増加する欠点があった。
また、制御を専用の)・−ドウエアを用X、)ないで制
御命令により行なうと、回路規模は低減するが、条件ジ
ャンプ命令を含む多くのプログラムステップ数を要し、
線形予測符号化を高速に行うことができなかった。
御命令により行なうと、回路規模は低減するが、条件ジ
ャンプ命令を含む多くのプログラムステップ数を要し、
線形予測符号化を高速に行うことができなかった。
以上述べたようにI) FT、 I) CT、 I・”
FT、’J。
FT、’J。
PCの4種の処理は高度なアドレス制御を必要とするた
め、従来は一般に回路規模の大きい専用のアドレス制御
回路を各処理ごとに用意し′C行つ〔いた。このため、
アドレス制御回路の規模は極めて太きいものとなり、デ
ィジクル信号処理L S Lにオンチップ化することは
困難であった。また、これらのアドレス制御を汎用の演
算器を用い′Cソフトウェアにより行えば、回路規模の
大きなアドレス制御回路は必要ないが、高度なアドレス
制御と信号処理のための演算との並列パイプライン処理
は不可能であり、信号処理の高速化の障害となつCいた
。
め、従来は一般に回路規模の大きい専用のアドレス制御
回路を各処理ごとに用意し′C行つ〔いた。このため、
アドレス制御回路の規模は極めて太きいものとなり、デ
ィジクル信号処理L S Lにオンチップ化することは
困難であった。また、これらのアドレス制御を汎用の演
算器を用い′Cソフトウェアにより行えば、回路規模の
大きなアドレス制御回路は必要ないが、高度なアドレス
制御と信号処理のための演算との並列パイプライン処理
は不可能であり、信号処理の高速化の障害となつCいた
。
発明の目的
本発明の目的は、上記従来の欠点を解決し゛〔回路規模
の低減を図り、L S Iにオンチップ化し゛Cアドレ
ス制御と演算との並列パイプライン処理を可能にするア
ドレス制御回路を提供することにある。
の低減を図り、L S Iにオンチップ化し゛Cアドレ
ス制御と演算との並列パイプライン処理を可能にするア
ドレス制御回路を提供することにある。
本発明の他の目的は、上記ディジクル信号処理に不可決
なりFT、I)CT、FFT、LPC等の処理に要求さ
れる高度なアドレス制御を、アドレスが一定周期で循環
する循環アドレスの概念により、1つの7トレス制御回
路で統一的に行うアドレス制御回路を提供することにあ
る。
なりFT、I)CT、FFT、LPC等の処理に要求さ
れる高度なアドレス制御を、アドレスが一定周期で循環
する循環アドレスの概念により、1つの7トレス制御回
路で統一的に行うアドレス制御回路を提供することにあ
る。
本発明は2つのカラ/り、3つのレジスタ、2つのセレ
クタ、シフト回路、加算器、アンド回路、各部を制御す
る制御回路から構成される。第1の選択回路は第1カウ
ンタと第2カウンタと第2ンジスタのいずれかを選択し
、その出力はンフト回路を通して加算器の一方の入力と
lよる1、第2の選択回路は第2カウンタと第3レジス
タのいずれh・を選択し、その出力は直接加算器の他方
の入力となる。、加算器の出力はアンド回路の人力とな
り、こ\で第2ンジスタの自答とビット対応に論理積。
クタ、シフト回路、加算器、アンド回路、各部を制御す
る制御回路から構成される。第1の選択回路は第1カウ
ンタと第2カウンタと第2ンジスタのいずれかを選択し
、その出力はンフト回路を通して加算器の一方の入力と
lよる1、第2の選択回路は第2カウンタと第3レジス
タのいずれh・を選択し、その出力は直接加算器の他方
の入力となる。、加算器の出力はアンド回路の人力とな
り、こ\で第2ンジスタの自答とビット対応に論理積。
がとらIt、その結果が第3レジスタにセットされる。
この第3レジスタの1直がメモリアドレスに用いられる
。制jl+1回路は各モードにより、2つのカウンタを
リセットあるいはインクリメントする機能、2つの選択
回路の選択動作を制御する機能、シフト回路のシフト数
を制御する機能、及び、第3レジスタをリセットする機
能等を有している。
。制jl+1回路は各モードにより、2つのカウンタを
リセットあるいはインクリメントする機能、2つの選択
回路の選択動作を制御する機能、シフト回路のシフト数
を制御する機能、及び、第3レジスタをリセットする機
能等を有している。
実施例の説明
はじめ従来の構成例について説明し、次に本発明の実施
例について説明1−る。
例について説明1−る。
第1図は1つF T、D CTを行うときの従来のアド
レス制御回路の構成例である。こくで、NポイントのD
I” T、D C’I”を行うとする。まず、カウン
タ(CI)22とカウンタ(C2)10をリセットし、
レジスタ(R1)+8にROMテーブルの循環周期(I
J F ’]” −C’l’;]: 2、L) CT
”’C−ハ2 N )、レジメタ(IJ3)14に最終
アドレス(vI・罫では5、IJC1′では2N−1)
、レジスタ(It、1)IJにザノプルのポイント数N
、をセノトシ、レジスタ(IJ2)21、レジスタ(H
,5)26をリセットして動作を開始スる。レジスタ(
115) 26の前アドレスとカラ/り(CI)22出
力kを/フト回路2:3により左1ビツトノフトして得
られたアドレス増分とが加算器2・4により加算され、
セVクタZ5を弁してレジスタ(145)26にとりこ
まれアドレスが更新される。
レス制御回路の構成例である。こくで、NポイントのD
I” T、D C’I”を行うとする。まず、カウン
タ(CI)22とカウンタ(C2)10をリセットし、
レジスタ(R1)+8にROMテーブルの循環周期(I
J F ’]” −C’l’;]: 2、L) CT
”’C−ハ2 N )、レジメタ(IJ3)14に最終
アドレス(vI・罫では5、IJC1′では2N−1)
、レジスタ(It、1)IJにザノプルのポイント数N
、をセノトシ、レジスタ(IJ2)21、レジスタ(H
,5)26をリセットして動作を開始スる。レジスタ(
115) 26の前アドレスとカラ/り(CI)22出
力kを/フト回路2:3により左1ビツトノフトして得
られたアドレス増分とが加算器2・4により加算され、
セVクタZ5を弁してレジスタ(145)26にとりこ
まれアドレスが更新される。
カウンタ(C2)10はIJを与えるカラ/りて゛あり
、レジスタ(1′+5)26が更新されるごとにパイプ
り’) メ/l−サh、その出力はレジスタ(IJ4
) ll0)ポイント数N7コンパレータ[2により常
時比較される。カウンタ(C2)10がN回インクリメ
ノトされ、その出力とレジスタ(It、1)l+の出力
が等しくなると、コンパレータ12が動作し、制御回路
1:3によりカラ/り(Cl)22がインクリメントさ
れ、同時K D F T テ、はレジ、:2. 夕(I
t 5 )26カOKリセットされ、IJ CTではセ
レクタ25でカラ/り(CI)22の出力が選択される
。このようにして係数の次数1くが更新され、k次の開
始アドレスがレジスタ(IJ5)26に与えられる。。
、レジスタ(1′+5)26が更新されるごとにパイプ
り’) メ/l−サh、その出力はレジスタ(IJ4
) ll0)ポイント数N7コンパレータ[2により常
時比較される。カウンタ(C2)10がN回インクリメ
ノトされ、その出力とレジスタ(It、1)l+の出力
が等しくなると、コンパレータ12が動作し、制御回路
1:3によりカラ/り(Cl)22がインクリメントさ
れ、同時K D F T テ、はレジ、:2. 夕(I
t 5 )26カOKリセットされ、IJ CTではセ
レクタ25でカラ/り(CI)22の出力が選択される
。このようにして係数の次数1くが更新され、k次の開
始アドレスがレジスタ(IJ5)26に与えられる。。
Nホインl、のDF′r11Jc′rを行う場合、第3
表、第4表に示すように、1(OMにはそれぞれN、2
Nの最小限必要なテーブルが用意されており、L) F
i’では1次以上の、IJ CTでは2次以」二〇係
〆についてはこれらのテーブルを繰り返し使用すること
となる。その際のI(OM先頭部へ戻ったときの初期ア
ドレスの訓算と制御法について次に説明する。
表、第4表に示すように、1(OMにはそれぞれN、2
Nの最小限必要なテーブルが用意されており、L) F
i’では1次以上の、IJ CTでは2次以」二〇係
〆についてはこれらのテーブルを繰り返し使用すること
となる。その際のI(OM先頭部へ戻ったときの初期ア
ドレスの訓算と制御法について次に説明する。
レジスタ(14+)+8のROMテーブルの循環周期と
レジスタ(1’!、 2 ) 21θ) ROM先頭部
へ戻ったときの初期アドレスとの差が減算器19により
g1算され、さらにこれを割算器2oにより、シフト回
路2:3の出力で与えられる増分21(で割った余りが
新たな初期アドレスとしてレジスタ(R2)21にとり
こまれる。レジスタ(It5)2Gの発生っ′ドレスが
、減算器15によって求めたレジスタ(Ill)14の
最終アドレスと増分との差を越えるとコンパレータ1(
5が動作し、制御回路17によりセレクタ25が切り替
わり、あらかじめ求めてあったレジスタ(It 2 )
21の初期アドレスがレジスタ(R5)26にとりこ
まれ、1(OMの先頭部へと循環する周期アドレスが得
られる。
レジスタ(1’!、 2 ) 21θ) ROM先頭部
へ戻ったときの初期アドレスとの差が減算器19により
g1算され、さらにこれを割算器2oにより、シフト回
路2:3の出力で与えられる増分21(で割った余りが
新たな初期アドレスとしてレジスタ(R2)21にとり
こまれる。レジスタ(It5)2Gの発生っ′ドレスが
、減算器15によって求めたレジスタ(Ill)14の
最終アドレスと増分との差を越えるとコンパレータ1(
5が動作し、制御回路17によりセレクタ25が切り替
わり、あらかじめ求めてあったレジスタ(It 2 )
21の初期アドレスがレジスタ(R5)26にとりこ
まれ、1(OMの先頭部へと循環する周期アドレスが得
られる。
このように、従来のI) I=” i’、θC′rのた
めのアドレス制御回路では、アドレスがI(OM先頭部
へ戻るたびに減算および宗りを求めるための除算を必要
とし、減藷二器、除算器等のため、回路規模が著しく増
加する欠点があったのである。
めのアドレス制御回路では、アドレスがI(OM先頭部
へ戻るたびに減算および宗りを求めるための除算を必要
とし、減藷二器、除算器等のため、回路規模が著しく増
加する欠点があったのである。
第2図はI” I”rに用いられる従来のNビットのビ
ットリバースアドレスの発生原理図であり、Nビットの
入力レジスタ1(1の出力の上位ビットと下位ビットを
順に入れ換えて出力レジスタIt 2の入力に接続し、
ビットリバースを行う。
ットリバースアドレスの発生原理図であり、Nビットの
入力レジスタ1(1の出力の上位ビットと下位ビットを
順に入れ換えて出力レジスタIt 2の入力に接続し、
ビットリバースを行う。
第3図はハードウェアで構成した従来のビットリバース
アドレス制御:回路の構成例であり、カウンタ(C)2
7、第5図の原理によるビットリバース回路(Br()
28、シフト回路29およびその制御回路30、レジス
タ(+()3+から成る(l ]ずつインクリメント
するカウンタ27の出力はビットリバース回路28によ
り上位ビットと下位ビットを順に入れ換えられ、/フト
回路29により右7フトされてレジスタ31にとりこま
れ出力される。シフト回路29はNビット以下の任意の
ビット数のビットリバースを可能とするだめのもので゛
あり、1ビツトのビットリバースのとキI’J −iビ
ットの右シフトを行うよう制御回路30により制御され
る。
アドレス制御:回路の構成例であり、カウンタ(C)2
7、第5図の原理によるビットリバース回路(Br()
28、シフト回路29およびその制御回路30、レジス
タ(+()3+から成る(l ]ずつインクリメント
するカウンタ27の出力はビットリバース回路28によ
り上位ビットと下位ビットを順に入れ換えられ、/フト
回路29により右7フトされてレジスタ31にとりこま
れ出力される。シフト回路29はNビット以下の任意の
ビット数のビットリバースを可能とするだめのもので゛
あり、1ビツトのビットリバースのとキI’J −iビ
ットの右シフトを行うよう制御回路30により制御され
る。
このように、従来のビットリバースアドレス制御回路で
は専用のビットリバース回路を使用する心安があり、こ
の回路はずべてのビットが交差するレジスタ間配線を必
要とし、LSI化の際、チップ面績を多大に要する欠点
があったのであ−る。
は専用のビットリバース回路を使用する心安があり、こ
の回路はずべてのビットが交差するレジスタ間配線を必
要とし、LSI化の際、チップ面績を多大に要する欠点
があったのであ−る。
第4図は信号波形の過去のいくつかのザノプル点から予
測した値を用いて残差信号の符号化f行5 L I)
Cの原理図である。時刻差における入力信号X と予測
信号障の残差eえは符号化器(’ C、) 32差 、へ により符号化され、符号化残差eえとじて出力される。
測した値を用いて残差信号の符号化f行5 L I)
Cの原理図である。時刻差における入力信号X と予測
信号障の残差eえは符号化器(’ C、) 32差 、へ により符号化され、符号化残差eえとじて出力される。
この符号残差◇えと予測信号ηを用いて先の(4)式に
より符号化信号9エが求められる。予測信号交えは1次
の線形予測係数α1〜α1と過去の九個の符ゆ 、へ
△ 骨化信号x、L、〜Xえ−、を用い〔線形予測器(])
) 33により先の(5)によつ“〔求められる。
より符号化信号9エが求められる。予測信号交えは1次
の線形予測係数α1〜α1と過去の九個の符ゆ 、へ
△ 骨化信号x、L、〜Xえ−、を用い〔線形予測器(])
) 33により先の(5)によつ“〔求められる。
第5図は従来のL I)Cに用いられるアドレス制御回
路の構成例である。ここでは、周期孔で循環する第5表
のアドレスを得るときの回路動作を説明する。レジスタ
(’R1)4]にアドレスの増分1、レジスタ(R2)
43、レジスタ(R3)4.6に初期アドレスO、レジ
スタ(R4)36に最終アドレスルー1、レジスタ(R
5) 35に〔循環周期−1〕をセットし、カウンタ(
C1)44、カウンタ(C2)34をリセットして第1
回目のn次の1. I) C動作を開始する。レジスタ
(R3)460発生アドレスとレジスタ(1,1]、
) 41の増分は加算器42により加算さオt、セレク
タ45を介し′(レジスタ(1,13)46にとりこま
れる。またカウンタ(C2)34はレジスタ< 13
)46が更新されることに1インクリメントされる。レ
ジスタ(R3)46からアドレス?+、−1が発生し、
カウンタ(C2)34がn−]となつ′〔レジスタ(I
(5)35の〔循環周期−1〕と等しくなると、コンパ
レータ37の出力により制御回路38が動作し、カウン
タ(C1)44をインクリメント(カウンタ34はリセ
ット)するとともにセレクタ450入力を加算器42の
出力から該カウンタ44の出力に切替える。これにより
、レジスタ(R3)4Gにはカウンタ(C1)/14の
出力1がとりこまれ、直後にセレクタ入力は加算器出力
を選択するよう切替わる。このようにし〔第2周期の最
初のアドレスがカウンタ(C1)44により与えらえ、
レジスタ(R3)46の前回アドレスとレジスタ(1,
(1) 41の増分との加算により第1周期と同様にア
ドレスは更新する。
路の構成例である。ここでは、周期孔で循環する第5表
のアドレスを得るときの回路動作を説明する。レジスタ
(’R1)4]にアドレスの増分1、レジスタ(R2)
43、レジスタ(R3)4.6に初期アドレスO、レジ
スタ(R4)36に最終アドレスルー1、レジスタ(R
5) 35に〔循環周期−1〕をセットし、カウンタ(
C1)44、カウンタ(C2)34をリセットして第1
回目のn次の1. I) C動作を開始する。レジスタ
(R3)460発生アドレスとレジスタ(1,1]、
) 41の増分は加算器42により加算さオt、セレク
タ45を介し′(レジスタ(1,13)46にとりこま
れる。またカウンタ(C2)34はレジスタ< 13
)46が更新されることに1インクリメントされる。レ
ジスタ(R3)46からアドレス?+、−1が発生し、
カウンタ(C2)34がn−]となつ′〔レジスタ(I
(5)35の〔循環周期−1〕と等しくなると、コンパ
レータ37の出力により制御回路38が動作し、カウン
タ(C1)44をインクリメント(カウンタ34はリセ
ット)するとともにセレクタ450入力を加算器42の
出力から該カウンタ44の出力に切替える。これにより
、レジスタ(R3)4Gにはカウンタ(C1)/14の
出力1がとりこまれ、直後にセレクタ入力は加算器出力
を選択するよう切替わる。このようにし〔第2周期の最
初のアドレスがカウンタ(C1)44により与えらえ、
レジスタ(R3)46の前回アドレスとレジスタ(1,
(1) 41の増分との加算により第1周期と同様にア
ドレスは更新する。
カウンタ(C2)34の出力がレジスタ(I(5)35
の周期と等しくなる前、すなわち各周期の途中でレジス
タ(R3)46の発生アドレスが?+、−1となりレジ
スタ(R4)3Gの最終アドレスと等しくなると、コン
パレータ39の出力により制御回路40が動作する。こ
れにより、セレクタ450入力は加算器出力からレジス
タIt 2出力に切替わり、レジスタ(R3)4Gには
レジスタ(R2) 43の初期アドレスOがとりこまれ
、直後にセレクタ45は元の加算器出力を選択する。こ
のようにしこ、各周期のアドレス循環操作が行なわれ、
第5表に示すような線形予測符号化のアドレスが連続的
に得られる。
の周期と等しくなる前、すなわち各周期の途中でレジス
タ(R3)46の発生アドレスが?+、−1となりレジ
スタ(R4)3Gの最終アドレスと等しくなると、コン
パレータ39の出力により制御回路40が動作する。こ
れにより、セレクタ450入力は加算器出力からレジス
タIt 2出力に切替わり、レジスタ(R3)4Gには
レジスタ(R2) 43の初期アドレスOがとりこまれ
、直後にセレクタ45は元の加算器出力を選択する。こ
のようにしこ、各周期のアドレス循環操作が行なわれ、
第5表に示すような線形予測符号化のアドレスが連続的
に得られる。
このように、従来のL P C用のアドレス制御回路で
は、アドレスが最終アドレスとなるごとにコンパレータ
によQセレクタを制御することによりコンパレータ、制
御回路、セレクタを必要とするため、回路規模が増加す
る欠点があったのである。
は、アドレスが最終アドレスとなるごとにコンパレータ
によQセレクタを制御することによりコンパレータ、制
御回路、セレクタを必要とするため、回路規模が増加す
る欠点があったのである。
さて、第6図は本発明によるアドレス制御回路の一実施
例の構成図である。第6図のアドレス制御回路は2つの
2進カウンタ47、II8.3つのレジスタ49.50
.56.2つのセレクタ51.5:3、シフト回路52
、加算器54、アンド回路55およびカウンタl17.
48の出力により該カウンタ47.48、セレクタ51
.5:3、シフト回路52を制御する2つの制御回路5
7.58かも構成される。本制御回路におい′〔アドレ
スモードを指定することにより、D I=” ’l’、
I) C’II’、 F I” T、 L I) Cの
各処理に必要な4種のア1゛レスを同一のバードウェア
で統一的に処理することができる。以下、各処理につい
て動作を説明する。
例の構成図である。第6図のアドレス制御回路は2つの
2進カウンタ47、II8.3つのレジスタ49.50
.56.2つのセレクタ51.5:3、シフト回路52
、加算器54、アンド回路55およびカウンタl17.
48の出力により該カウンタ47.48、セレクタ51
.5:3、シフト回路52を制御する2つの制御回路5
7.58かも構成される。本制御回路におい′〔アドレ
スモードを指定することにより、D I=” ’l’、
I) C’II’、 F I” T、 L I) Cの
各処理に必要な4種のア1゛レスを同一のバードウェア
で統一的に処理することができる。以下、各処理につい
て動作を説明する。
D F Tモードでは、セレクタ51でカウンタ(C2
)48の出力を、セレクタ5:3で゛レジスタ(I(3
)56の出力を常に選択し、レジスタ(II 2 )
50の循環周期N/2(=2 )を示す下位の1−1
ピントがすべて1で他は0のデータをセットし、カウン
タ(C1)47、カウンタ(C2)48、レジスタ(1
1,3)56をリセットして動作を開始する。カウンタ
(C2)48の出力系はセレクタ51を介してシフト回
路52により左1ビツトシフトさオt、加算器54の第
1の入力にアドレス増分2/I′としこ与えられる。レ
ジスタ(R3) 56の前アドレスはセレクタ53を介
し′〔加算器54の第2の入力に与えられる。
)48の出力を、セレクタ5:3で゛レジスタ(I(3
)56の出力を常に選択し、レジスタ(II 2 )
50の循環周期N/2(=2 )を示す下位の1−1
ピントがすべて1で他は0のデータをセットし、カウン
タ(C1)47、カウンタ(C2)48、レジスタ(1
1,3)56をリセットして動作を開始する。カウンタ
(C2)48の出力系はセレクタ51を介してシフト回
路52により左1ビツトシフトさオt、加算器54の第
1の入力にアドレス増分2/I′としこ与えられる。レ
ジスタ(R3) 56の前アドレスはセレクタ53を介
し′〔加算器54の第2の入力に与えられる。
加算器54による加算結果は、A N I)回路55で
レジスタ(II2)50の各ビットとのビットごとのA
NJ〕論理がとられた後、レジスタ(R,3)56にと
9こまれて新たなアドレスとなる。カウンタ(CI)4
7はレジスタ(R3)56が更新されるたびに1インク
リメントされる。以上の動作はカウンタ(C1)47の
出力がN−]となるまで゛繰り返され、4次のD I”
Tの係数テーブルを参照するためのN個のアドレス発
生が行われる。カウンタ(C1)47の出力がNとなる
と、制]1回路57によっカウンタ(C1)=17、カ
ウンタ(C2)48はそれぞれリセット、1インクリメ
ントされ、レジスタ(1(3)56はリセットされる。
レジスタ(II2)50の各ビットとのビットごとのA
NJ〕論理がとられた後、レジスタ(R,3)56にと
9こまれて新たなアドレスとなる。カウンタ(CI)4
7はレジスタ(R3)56が更新されるたびに1インク
リメントされる。以上の動作はカウンタ(C1)47の
出力がN−]となるまで゛繰り返され、4次のD I”
Tの係数テーブルを参照するためのN個のアドレス発
生が行われる。カウンタ(C1)47の出力がNとなる
と、制]1回路57によっカウンタ(C1)=17、カ
ウンタ(C2)48はそれぞれリセット、1インクリメ
ントされ、レジスタ(1(3)56はリセットされる。
これにより次数4が更新さiする。アドレス増分2(A
+]、)に対して同様の動作をくり返し、ル+1次のア
ドレスが連続してレジスタ(R3)56から出力される
。次数系の更新はカウンタ(C2)48の出力がN−1
となるまで繰り返され、カウンタ(C2)48の出力が
Nとなると、カウンタ(C2)48はリセットされ、本
アドレス制御回路の動作を終了する。
+]、)に対して同様の動作をくり返し、ル+1次のア
ドレスが連続してレジスタ(R3)56から出力される
。次数系の更新はカウンタ(C2)48の出力がN−1
となるまで繰り返され、カウンタ(C2)48の出力が
Nとなると、カウンタ(C2)48はリセットされ、本
アドレス制御回路の動作を終了する。
本発明によるアドレス制御回路では、アンド回路により
加算器出力の1ビツト以上の桁」二げは無視され、すべ
てOが設定されるため、It OM先頭部へ戻るときの
初期アドレスは自動的に与えられ、周期N/2で循環す
るJ) l” Tの循環アドレスが連続的に得られる。
加算器出力の1ビツト以上の桁」二げは無視され、すべ
てOが設定されるため、It OM先頭部へ戻るときの
初期アドレスは自動的に与えられ、周期N/2で循環す
るJ) l” Tの循環アドレスが連続的に得られる。
D Ci”モードでは、セレクタ51でカウンタ(CI
)47の出力を、セレクタ53で゛レジスタ(I(3)
56の出力を最初に選択する。そし〔、レジスタ(1(
2)50には循環周期2N(=2)を示す下位の1−1
ビツトがすべてlで他は0のチー□りをセラl−L、カ
ウンタ(CI)47、カウンタ(C2)48、レジスタ
(R3)56をリセットして動作を開始する。カウンタ
(C2)48の出力4はセレクタ51を介し°(シフト
回路52により左1ビツトシフトされ′C加算器54の
第1の入力に与えられる。レジスタ(R3) 56の前
アドレスはセレクタ53を介し゛(加算器54の第2の
入力へ与えられる。加算器54による加算結果は、アン
ド回路54によりレジスタ(R2) 50の各ビットと
のビットごとのAND論理がとられた後、レジスタ(R
3)56にとっこまれこ新たなアドレスとなる。カウン
タ(C1,)47はレジスタ(J、l 3 ) 56が
更新されるたびに1インクリメントされる。以−1−の
動作がカウンタ(C1)47の出力がN−1となるまで
繰り返され、0次のD I” Tの係数テーブルを参照
するためのN個のアドレス発生が行われる。カウンタ(
CI)47の出力がNとなると、匍]御回路57によつ
カウンタ(CI)47、カウンタ(C2)48はそれぞ
れり、セット、Iインクリメントされ、さらにセレクタ
51はカウンタ(CI)47の出力を、セレクタ53は
カウンタ(C2)48の出力Aを選択して、レジスタ(
II 3 ) 56には4次の係数の開始アドレス系が
と9こまれ、次数が更新する。次数〃の更新後は、セレ
クタ51.53はそれぞれカウンタ(CI)47の出力
、レジスタ(lL3)56の出力を選択する元の状態に
戻る。次数ルの更新はカウンタ(C2)48の出力がN
−1となるまで゛繰り返され、カウンタ48の出力がN
となると、該カウンタ(C2)48はリセットされ、本
アドレス制御回路の動作を終了する。
)47の出力を、セレクタ53で゛レジスタ(I(3)
56の出力を最初に選択する。そし〔、レジスタ(1(
2)50には循環周期2N(=2)を示す下位の1−1
ビツトがすべてlで他は0のチー□りをセラl−L、カ
ウンタ(CI)47、カウンタ(C2)48、レジスタ
(R3)56をリセットして動作を開始する。カウンタ
(C2)48の出力4はセレクタ51を介し°(シフト
回路52により左1ビツトシフトされ′C加算器54の
第1の入力に与えられる。レジスタ(R3) 56の前
アドレスはセレクタ53を介し゛(加算器54の第2の
入力へ与えられる。加算器54による加算結果は、アン
ド回路54によりレジスタ(R2) 50の各ビットと
のビットごとのAND論理がとられた後、レジスタ(R
3)56にとっこまれこ新たなアドレスとなる。カウン
タ(C1,)47はレジスタ(J、l 3 ) 56が
更新されるたびに1インクリメントされる。以−1−の
動作がカウンタ(C1)47の出力がN−1となるまで
繰り返され、0次のD I” Tの係数テーブルを参照
するためのN個のアドレス発生が行われる。カウンタ(
CI)47の出力がNとなると、匍]御回路57によつ
カウンタ(CI)47、カウンタ(C2)48はそれぞ
れり、セット、Iインクリメントされ、さらにセレクタ
51はカウンタ(CI)47の出力を、セレクタ53は
カウンタ(C2)48の出力Aを選択して、レジスタ(
II 3 ) 56には4次の係数の開始アドレス系が
と9こまれ、次数が更新する。次数〃の更新後は、セレ
クタ51.53はそれぞれカウンタ(CI)47の出力
、レジスタ(lL3)56の出力を選択する元の状態に
戻る。次数ルの更新はカウンタ(C2)48の出力がN
−1となるまで゛繰り返され、カウンタ48の出力がN
となると、該カウンタ(C2)48はリセットされ、本
アドレス制御回路の動作を終了する。
本発明によるアドレス制御回路では、アンド回路により
加算器出力の1ビット以上の桁」−げは無視され、1ピ
ツ(・以上の桁ばずべCOが設定されるため、ROM先
頭部へ戻る際の初期アドレスは自動的に与えられる。し
たがって、周期2Nで循環するI) CTのアドレスが
連続的に得られる。
加算器出力の1ビット以上の桁」−げは無視され、1ピ
ツ(・以上の桁ばずべCOが設定されるため、ROM先
頭部へ戻る際の初期アドレスは自動的に与えられる。し
たがって、周期2Nで循環するI) CTのアドレスが
連続的に得られる。
I” F Tモードでは次のような原理でビットリバー
スアドレスを得る。Nビットの連続した2進数x、x+
]をそれぞれビットリバースした値の差を求める。Nビ
ットの2進数Xは で゛ある。ただしbAは下位からル+1けた目の値であ
る。また、Xの下位bビットがずべて1、ずなわち1)
o=b、 = ・・・二す、、=1で、1)オニ〇とす
れば、x +I Itま θ x +にメ(b4−刊)−2+(b−−1)2″−t
J、、bA ・2 : t71である。x、X+1を
ビットリバースしたイ直をB R(x)、BT−((X
+1)とするとル B旧x)=註。bN−、、−2181 (9) である。一般にB R(x + 1. )はB R(x
)をインクリメント又はディクリメントすることによ
つ・(得られ、そのいずれであるかはXによって異なる
が、これらの値が2Nの周期で循環ずろと考えると、B
、RGX+1)はBR(x)をインクリメントすること
によつ゛〔必らず得られろ。
スアドレスを得る。Nビットの連続した2進数x、x+
]をそれぞれビットリバースした値の差を求める。Nビ
ットの2進数Xは で゛ある。ただしbAは下位からル+1けた目の値であ
る。また、Xの下位bビットがずべて1、ずなわち1)
o=b、 = ・・・二す、、=1で、1)オニ〇とす
れば、x +I Itま θ x +にメ(b4−刊)−2+(b−−1)2″−t
J、、bA ・2 : t71である。x、X+1を
ビットリバースしたイ直をB R(x)、BT−((X
+1)とするとル B旧x)=註。bN−、、−2181 (9) である。一般にB R(x + 1. )はB R(x
)をインクリメント又はディクリメントすることによ
つ・(得られ、そのいずれであるかはXによって異なる
が、これらの値が2Nの周期で循環ずろと考えると、B
、RGX+1)はBR(x)をインクリメントすること
によつ゛〔必らず得られろ。
I3■((X+1)とBR’(x)の差を2N周期の循
環アドレスを導入して求めると、(8)、(91式から
BR(X+1.)−Blt(x )+2 N=3・2N
−”−’ 001となる。したが一つ(Nビットの
ビットリバースを得るとき、Xの下位)・ビットがずべ
′こ1で表わされるとするーとXをビットリバースした
値13 l (x)に対するX+1をビットリバースし
た値B 11 (X+1)の増分は、循環アドレスを導
入すれば3・2 をbビット右シフトして得られる。
環アドレスを導入して求めると、(8)、(91式から
BR(X+1.)−Blt(x )+2 N=3・2N
−”−’ 001となる。したが一つ(Nビットの
ビットリバースを得るとき、Xの下位)・ビットがずべ
′こ1で表わされるとするーとXをビットリバースした
値13 l (x)に対するX+1をビットリバースし
た値B 11 (X+1)の増分は、循環アドレスを導
入すれば3・2 をbビット右シフトして得られる。
第6図におい−C,1ず初期値としてレジスタ(fJ−
+ R]、 ) 49に3・2 を、レジスタ(R2)
50に下位のNビットがずべ゛〔1で他は0のデータを
与え、レジスタ(R3)56をリセッ]・シ、セレクタ
51でレジスタ(R1)49を、セレクタ53でレジス
タ(R3)を選択し、動作を開始する。レジスタ(R1
)49のデータ3ψ2N−1は、シフタ52によりbビ
シト右シフトされ、アドレスのインクリメントとじて加
算器54に与えられる。加算器54の他方の入力はレジ
スタ(R3)56の前アドレスが与えられ、加算器出力
から次のアドレスが得られる。
+ R]、 ) 49に3・2 を、レジスタ(R2)
50に下位のNビットがずべ゛〔1で他は0のデータを
与え、レジスタ(R3)56をリセッ]・シ、セレクタ
51でレジスタ(R1)49を、セレクタ53でレジス
タ(R3)を選択し、動作を開始する。レジスタ(R1
)49のデータ3ψ2N−1は、シフタ52によりbビ
シト右シフトされ、アドレスのインクリメントとじて加
算器54に与えられる。加算器54の他方の入力はレジ
スタ(R3)56の前アドレスが与えられ、加算器出力
から次のアドレスが得られる。
このアドレスはアンド回路55によりレジスタ(112
)50の下位のNビットのみがずべこ1のデータとビッ
トごとのアンドがとられ、N+1ビット以上のアドレス
の位は無視されてOとなる。シフタのシフト数すをカウ
ンタ(C1)47の出力の下位がすべ′〔1となるビッ
ト数と等しくするよう制御回路57によって制御するこ
とによつ、レジスタ(YL3)56からNビットのビッ
トリバースアドレスが連続的に得られる。
)50の下位のNビットのみがずべこ1のデータとビッ
トごとのアンドがとられ、N+1ビット以上のアドレス
の位は無視されてOとなる。シフタのシフト数すをカウ
ンタ(C1)47の出力の下位がすべ′〔1となるビッ
ト数と等しくするよう制御回路57によって制御するこ
とによつ、レジスタ(YL3)56からNビットのビッ
トリバースアドレスが連続的に得られる。
LPCモード:
LP、Cモードでは、セレクタ51でレジスタ(1(1
)49の出力を、セレクタ53で゛レジスタ(R3)5
6の出力を選択し、レジスタ(RJ、 ) 49にアド
レスの増分1.レジスタ(R2)50に循環周期7−(
−1 =2 )を示す下位の1−1ビツトがすべ゛〔1で他
はOのデータをセットし、カウンタ(CI)47、カウ
ンタ(C2)48、レジスタ(113)56を0にリセ
ットし゛(動作を開始する。なお、シフト回路52はシ
フトせずに入力をそのまま出力する。
)49の出力を、セレクタ53で゛レジスタ(R3)5
6の出力を選択し、レジスタ(RJ、 ) 49にアド
レスの増分1.レジスタ(R2)50に循環周期7−(
−1 =2 )を示す下位の1−1ビツトがすべ゛〔1で他
はOのデータをセットし、カウンタ(CI)47、カウ
ンタ(C2)48、レジスタ(113)56を0にリセ
ットし゛(動作を開始する。なお、シフト回路52はシ
フトせずに入力をそのまま出力する。
レジスタ(R3)560発生アドレスとレジスタ(1、
L L ) =19の増分は加算器54により加算され
、その結果はアント回路55によりレジスタ(1% 2
) 50のデータとビットごとのアンド論理がとられ
、レジスタ(R3)56にとりこまれ′〔次のアドレス
となる。またカウンタ(C1,)47はレジスタ(11
3)56が更新されるごとに1インクリメンI・される
。
L L ) =19の増分は加算器54により加算され
、その結果はアント回路55によりレジスタ(1% 2
) 50のデータとビットごとのアンド論理がとられ
、レジスタ(R3)56にとりこまれ′〔次のアドレス
となる。またカウンタ(C1,)47はレジスタ(11
3)56が更新されるごとに1インクリメンI・される
。
レジスタ(Jt3)56にアドレスn −3が発生し、
カウンタ(C1)47の出力がn−1となると、制御回
路57によりカウンタ(CI)47をリセット、カウン
タ(C2)48をインクリメントするとともに、セレク
タ51ではカウンタ(C1)47の出力、セレクタ53
ではカウンタ(C2)48の出力を選択し、レジスタ(
R3) 56にカウンタ(C2)48の出力をと9こむ
。これにより開始アドレスが1づつ更新される。開始ア
ドレスが更新されると、セレクタ51.53はそれぞれ
レジスタ(R1)49、レジスタ(R2) 50の出力
を選択する元の状態に戻る。以」二の動作が繰り返され
、カウンタ(C2)48の出力が必要なL I) Cの
回数に達すると動作が停止される。
カウンタ(C1)47の出力がn−1となると、制御回
路57によりカウンタ(CI)47をリセット、カウン
タ(C2)48をインクリメントするとともに、セレク
タ51ではカウンタ(C1)47の出力、セレクタ53
ではカウンタ(C2)48の出力を選択し、レジスタ(
R3) 56にカウンタ(C2)48の出力をと9こむ
。これにより開始アドレスが1づつ更新される。開始ア
ドレスが更新されると、セレクタ51.53はそれぞれ
レジスタ(R1)49、レジスタ(R2) 50の出力
を選択する元の状態に戻る。以」二の動作が繰り返され
、カウンタ(C2)48の出力が必要なL I) Cの
回数に達すると動作が停止される。
本アドレス制御回路では、レジスタI?、30発生アド
レスが最終アドレス−L−1となっ゛〔も、レジスタI
(,3と増分との通常の加算を行なえば、アンド回路に
より下位から1ビット目のけた上げが無視され、次のレ
ジスタR3のアドレスは自動的に初期アドレスOとなる
。したがっ(周期孔で循環ずろ予測符号化のアドレスを
連続的に得ることができる。
レスが最終アドレス−L−1となっ゛〔も、レジスタI
(,3と増分との通常の加算を行なえば、アンド回路に
より下位から1ビット目のけた上げが無視され、次のレ
ジスタR3のアドレスは自動的に初期アドレスOとなる
。したがっ(周期孔で循環ずろ予測符号化のアドレスを
連続的に得ることができる。
以上1)FT1DCT1FF’J:1LPC(7)高度
なアドレスを発生する際の本発明によるアドレス制御回
路の動作について説明した。このように循環アドレスの
概念を導入することにより、アドレス制御回路の回路規
模を大幅に低減することができ、さらにこれまで述べた
4のアドレスを同一の・・−ドウエアで統一的に処理で
きる。またモード設定しく動作し゛〔いるために、アド
レス制御回路の動作非動作をマイクロ命令により制御す
ることによつ演算部の動作と同期をとることは容易であ
る。
なアドレスを発生する際の本発明によるアドレス制御回
路の動作について説明した。このように循環アドレスの
概念を導入することにより、アドレス制御回路の回路規
模を大幅に低減することができ、さらにこれまで述べた
4のアドレスを同一の・・−ドウエアで統一的に処理で
きる。またモード設定しく動作し゛〔いるために、アド
レス制御回路の動作非動作をマイクロ命令により制御す
ることによつ演算部の動作と同期をとることは容易であ
る。
効果の説明
以上述べたように、本発明によるアドレス制御回路は各
種の専用ハードと同程度以下の少ない回路規模でディジ
タル信号処理に不可欠な複数種自の高度なアドレスを統
一的に発生、制御できる利点を有する。したがって本回
路を信号処理L S Iにオンチップ化し〔、アドレス
制御と演算とを並列化することによつ、処理の高速化が
図れる。
種の専用ハードと同程度以下の少ない回路規模でディジ
タル信号処理に不可欠な複数種自の高度なアドレスを統
一的に発生、制御できる利点を有する。したがって本回
路を信号処理L S Iにオンチップ化し〔、アドレス
制御と演算とを並列化することによつ、処理の高速化が
図れる。
第1図はDFT、DCT用の従来のアドレス制御回路の
構成例を示す図、第2図は従来のビットリバースアドレ
スの発生原理を説明するだめの図、第3図は従来のビッ
トリバースアドレス制御回路の構成例を示す図、第4図
は線形子側符号化(LPC)の原理構成図、第5図は]
、 i) C用の従来のアドレス制御回路の構成例を示
す図、第6図は本発明によるアドレス制御回路の一実施
例を示す図である。、 47.48・・・カウンタ、49.50156・・・レ
ジスタ、5】、53・・セレクタ、52・・・シフト回
路、54・・・加算器、55・・・A N :l)回路
、57.58・・・制御回路。 代理人弁理士 鈴 木 誠 第2図 第3図 了トレス
構成例を示す図、第2図は従来のビットリバースアドレ
スの発生原理を説明するだめの図、第3図は従来のビッ
トリバースアドレス制御回路の構成例を示す図、第4図
は線形子側符号化(LPC)の原理構成図、第5図は]
、 i) C用の従来のアドレス制御回路の構成例を示
す図、第6図は本発明によるアドレス制御回路の一実施
例を示す図である。、 47.48・・・カウンタ、49.50156・・・レ
ジスタ、5】、53・・セレクタ、52・・・シフト回
路、54・・・加算器、55・・・A N :l)回路
、57.58・・・制御回路。 代理人弁理士 鈴 木 誠 第2図 第3図 了トレス
Claims (1)
- (1) メモリを用いた複数種類のディジタル信号処
理に要求サワる複数種類のアドレス制御を統一的に行う
アドレス制御回路であつ′C;第1および第2のカウン
タ出力1と第2レジスタおよびメモリのアドレスレジス
タとなる第3のレジスタ;前記第10カウンタと第2の
カウンタと第1のレジスタの出力のいずれかを選択する
第1の選択回路;前記第1の選択回路の出力をシフトす
るシフト回路;前記第20カウンタと第3のレジスタの
出力のいずれかを選択する第2の選択回路;前記シフト
回路と前記第2の選択回路の出力を加算する加算器;前
記加算器の出力と前記第2のレジスタの出力との論理積
を各ビットごとにと9、その結果を前記第3のレジスタ
にセットするアンド回路;前記第1および第2のカウン
タ出力により、該第1および第2のカウンタをリセット
あるいはインクリメントする機能と、前記第1および第
2の選択回路の選択動作を制御する機能と、前記シフト
回路のシフト数を制御する機能と、前記第3のレジスタ
をリセットする機能とを有する制御回路から構成されて
いることを特徴とするアドレス制用1回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57131589A JPS5922165A (ja) | 1982-07-28 | 1982-07-28 | アドレス制御回路 |
US06/517,348 US4594687A (en) | 1982-07-28 | 1983-07-26 | Address arithmetic circuit of a memory unit utilized in a processing system of digitalized analogue signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57131589A JPS5922165A (ja) | 1982-07-28 | 1982-07-28 | アドレス制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5922165A true JPS5922165A (ja) | 1984-02-04 |
JPS6336029B2 JPS6336029B2 (ja) | 1988-07-18 |
Family
ID=15061581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57131589A Granted JPS5922165A (ja) | 1982-07-28 | 1982-07-28 | アドレス制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4594687A (ja) |
JP (1) | JPS5922165A (ja) |
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1982
- 1982-07-28 JP JP57131589A patent/JPS5922165A/ja active Granted
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1983
- 1983-07-26 US US06/517,348 patent/US4594687A/en not_active Expired - Lifetime
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Also Published As
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US4594687A (en) | 1986-06-10 |
JPS6336029B2 (ja) | 1988-07-18 |
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