JPS5922165A

JPS5922165A - アドレス制御回路

Info

Publication number: JPS5922165A
Application number: JP57131589A
Authority: JP
Inventors: Takao Kaneko; 金子　孝夫; Hiroki Yamauchi; 寛紀山内; Atsushi Iwata; 穆岩田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-07-28
Filing date: 1982-07-28
Publication date: 1984-02-04
Also published as: US4594687A; JPS6336029B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する分野本発明は、Ｉ）　Ｆ　Ｔ　（Ｄｉｓｃｒｅｔｅ　Ｆｏｕ
ｒｉｅｒ　Ｔｒａｎｓｆ。

ｎｒ＋　）、Ｄ　ＣＴ　（１）ｉｓｃｒｅｔｅ　Ｃｏ５
１ｎｅ　Ｔｒａｎｓｆｏｒｍ　）、ＦＦ　Ｔ　（Ｆａｓ
ｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ　Ｌ　Ｌ　Ｐ
　Ｃ（ＬｉｎｅａｒＰｒｅｄｉｃｔｉｖｅ　Ｃｏｄｉｎ
ｇ　）等、メモリを用いた複数種類のディジクル信号処
理に要求され・る複数種類のアドレス制御を統一的かつ
高速に行うことができるアドレス制御回路に関するもの
である。

従来技術メモナを用いたディジクル信号処理に要求される高度な
複数種類のアドレス制御モードとしこ、１）Ｉ”Ｔ、Ｆ
ＦＴ、ＤＣＴ、ＬＰＣがある。

ＤＦＴ、ＤＣＴは各サンプル点の離散信号からそのスペ
クトラムを求めるディジタル信号処理に不可欠な処理で
あり、変換式はそれぞれ次式で与えられる。

ここで２（→１．．ｙｌη）はそれぞれＤＦＴ、ＤｃＴ
を行う前の各サンプル点の離散信号であっ、Ｘ（δ）、
Ｙ（４）はそれぞれ１）　Ｆ　Ｔ、Ｄ　ＣＴを行っ′〔
得られたスペクトラムである。またＮはサンプル点の数
、Ｃ１１つは定数、系は次数で０がらＮ−］までの整数
の値をとる。

これらの変換にはｆｉ＋、（２）式右辺のザイン、コサ
インの値をＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ　）に格納し、これらとχ（→、ｙ−（→との積和演
算を行う手法が一般に用いられる。この時、正弦、余弦
の偏角はそれぞれ第１表、第２表の値となる。８１表は
Ｄ　Ｆ　Ｔの場合、第２表は］）　ＣＴの場合である。

第　　１　　表第　　２　　表しかしながら、これらの三角関数は周期２πの同周期関
数であるから、θ二（２ｍ＋１）πからθ＝（２ｍ＋２
）πまでの関数値は、θ二２ｍπからθ二（２ｍ」川）
πまでの関数値の符号を反転することによつ求めること
ができる。したがつＣ１これらの関数テーブルの参照は
θ＝Ｏからθ＝π／２又はθ＝πまでの関数値をＲＯＭ
に格納し、これらを繰り返し使用し、メモリ容量を節約
するのが一般的である。したがって、ＮポイントのＩ）
ＦＴ、ＤＣＴを行うときに最小限必要とされるＲ　ＯＭ
テーブルは第３表、第４表のようになり、それぞれＮワ
ード、２Ｎワードである。第３表はＤ　Ｆ　Ｔ　、第４
表はＤＣＴの場合である。

アドレス　　データ　　　アドンス　　データアドレス
　　デ　−　タところで、このよりなりＦｉ”、ＤＣＴのための従来の
アドレス制御回路では、アドレスがＲＯＭ先頭部へ戻る
たびに減算および余りを求めるための除算を必要とし、
減算器、除算器等のため回路規模が著しく増加する欠点
があった。

次にＦＦＴはＩ）　Ｆ　Ｔを高速に行なうアルゴリズム
であり、ビットリバースによるデータ系列の順序の入れ
換え、およびバタフライ演算により実現される。ピント
リバースによるデータの入れ換えは系列の奇数番目のデ
ータを後半に移すことの繰り返しにより達成され、２進
数１〕Ｎ−＋・・・１）２ｂ１ｂｏで示される元のデー
タ系列の順序を１）。ｂｌｌ）２・・・”Ｎ−ｓのビッ
トを反転した新しい順序に並べかえる操作である。この
操作は一般にメモリ内のデータの転送によつ′Ｃ行われ
、転送先のビットリバースアドレスをアドレス制御回路
から得て実行される。

しかし、従来のピッ）　ＩＪバースアドレス制御回路で
は専用のビットリバース回路を使用する必要があった。

この回路はすべてのビットが交差するレジスタ間配線を
必要とし、Ｌ　Ｓ　Ｉ化の際、チップ面積を多大に要す
る。また、ソフトウェア処理によりビットリバースを行
えば、専用のビットリバースを行えば、専用のビットリ
バース回路は必要なくなり、チップ面積は低減するが、
複雑な分岐命令と多くのステップ数を要し、Ｉ＝”　ｉ
”　ｉ’を高速に行なうことができなかった。

線形予測符号化（Ｌ　ｌ）　Ｃ）は信号波形の過去のい
くつかのザンブル点から予測した値を用いて残差信号の
符号化を行う符号化方式である。時刻差における残差ｅ
えゆ入力信号ｘ、（と予測信号Ｘ差から次式により剖算
される。

ｅ、、ｔ＝ｘえ−Ｘ差　　　　　　　　　　　　　（３
）この残差ｅ、ｔを符号化することにより、符号仕残Ｉ
へ　　　　　　　　　　　　　　　　　　　　　　　　
△差ｅＬを得る。同時に予測信号ｘｌが求められる。

Δ　　　〜　　　△ ｘ＋ｔｚｘ差＋　ｅ　）−ｆ４１また予測信号ｘ、（はｎ次の線形予測係数α１〜α１と
、過去のル個の符号化信号費し、〜′ンえ−□を用い゛
〔次式によつ′Ｃ求められる。

このような線形予測符号化処理におい〔、予」す信号ｘ
、ｔの導出はメモリ中の線形予測係数αｈと符号△ その際、符号化信号Ｘ４は符号化のステップが進むにつ
れ“Ｃ順に新たなデータを使用し′Ｃいくため、過去の
データは漸次不要となる。したがって符号△ 化信号Ｘ４のアドレシングは開始アドレスを１づつ更新
し、几回インクリメントを繰り返すものとなる。しかし
ながらこの方法では符号化ステップが進むにつれＣ開始
アドレスが増加する一方であり、メモリ容量を最小化す
るため、ルワードのメ、ヘモリ領域へル個の符号化信号ｘ１を格納し、漸次不要と
なった過去の符号化信号を新たな符号化信号で置換し′
〔ゆく操作を一般に行う。したがつ゛〔開始アドレスを
１づつ更新するとともに周期ｎでアドレスを循環させる
操作が必要となり、線形予測符号化のアドレスは第５表
に示すようになる。

ドレス制御回路では回路規模が増加する欠点があった。

また、制御を専用の）・−ドウエアを用Ｘ、）ないで制
御命令により行なうと、回路規模は低減するが、条件ジ
ャンプ命令を含む多くのプログラムステップ数を要し、
線形予測符号化を高速に行うことができなかった。

以上述べたようにＩ）　ＦＴ、　Ｉ）　ＣＴ、　Ｉ・”
ＦＴ、’Ｊ。

ＰＣの４種の処理は高度なアドレス制御を必要とするた
め、従来は一般に回路規模の大きい専用のアドレス制御
回路を各処理ごとに用意し′Ｃ行つ〔いた。このため、
アドレス制御回路の規模は極めて太きいものとなり、デ
ィジクル信号処理Ｌ　Ｓ　Ｌにオンチップ化することは
困難であった。また、これらのアドレス制御を汎用の演
算器を用い′Ｃソフトウェアにより行えば、回路規模の
大きなアドレス制御回路は必要ないが、高度なアドレス
制御と信号処理のための演算との並列パイプライン処理
は不可能であり、信号処理の高速化の障害となつＣいた
。

発明の目的本発明の目的は、上記従来の欠点を解決し゛〔回路規模
の低減を図り、Ｌ　Ｓ　Ｉにオンチップ化し゛Ｃアドレ
ス制御と演算との並列パイプライン処理を可能にするア
ドレス制御回路を提供することにある。

本発明の他の目的は、上記ディジクル信号処理に不可決
なりＦＴ、Ｉ）ＣＴ、ＦＦＴ、ＬＰＣ等の処理に要求さ
れる高度なアドレス制御を、アドレスが一定周期で循環
する循環アドレスの概念により、１つの７トレス制御回
路で統一的に行うアドレス制御回路を提供することにあ
る。

本発明は２つのカラ／り、３つのレジスタ、２つのセレ
クタ、シフト回路、加算器、アンド回路、各部を制御す
る制御回路から構成される。第１の選択回路は第１カウ
ンタと第２カウンタと第２ンジスタのいずれかを選択し
、その出力はンフト回路を通して加算器の一方の入力と
ｌよる１、第２の選択回路は第２カウンタと第３レジス
タのいずれｈ・を選択し、その出力は直接加算器の他方
の入力となる。、加算器の出力はアンド回路の人力とな
り、こ＼で第２ンジスタの自答とビット対応に論理積。

がとらＩｔ、その結果が第３レジスタにセットされる。

この第３レジスタの１直がメモリアドレスに用いられる
。制ｊｌ＋１回路は各モードにより、２つのカウンタを
リセットあるいはインクリメントする機能、２つの選択
回路の選択動作を制御する機能、シフト回路のシフト数
を制御する機能、及び、第３レジスタをリセットする機
能等を有している。

実施例の説明はじめ従来の構成例について説明し、次に本発明の実施
例について説明１−る。

第１図は１つＦ　Ｔ、Ｄ　ＣＴを行うときの従来のアド
レス制御回路の構成例である。こくで、ＮポイントのＤ
　Ｉ”　Ｔ、Ｄ　Ｃ’Ｉ”を行うとする。まず、カウン
タ（ＣＩ）２２とカウンタ（Ｃ２）１０をリセットし、
レジスタ（Ｒ１）＋８にＲＯＭテーブルの循環周期（Ｉ
Ｊ　Ｆ　’］”　−Ｃ’ｌ’；］：　２、Ｌ）　ＣＴ　
”’Ｃ−ハ２　Ｎ　）、レジメタ（ＩＪ３）１４に最終
アドレス（ｖＩ・罫では５、ＩＪＣ１′では２Ｎ−１）
、レジスタ（Ｉｔ、１）ＩＪにザノプルのポイント数Ｎ
、をセノトシ、レジスタ（ＩＪ２）２１、レジスタ（Ｈ
，５）２６をリセットして動作を開始スる。レジスタ（
１１５）　２６の前アドレスとカラ／り（ＣＩ）２２出
力ｋを／フト回路２：３により左１ビツトノフトして得
られたアドレス増分とが加算器２・４により加算され、
セＶクタＺ５を弁してレジスタ（１４５）２６にとりこ
まれアドレスが更新される。

カウンタ（Ｃ２）１０はＩＪを与えるカラ／りて゛あり
、レジスタ（１′＋５）２６が更新されるごとにパイプ
り’）　メ／ｌ−サｈ、その出力はレジスタ（ＩＪ４　
）　ｌｌ０）ポイント数Ｎ７コンパレータ［２により常
時比較される。カウンタ（Ｃ２）１０がＮ回インクリメ
ノトされ、その出力とレジスタ（Ｉｔ、１）ｌ＋の出力
が等しくなると、コンパレータ１２が動作し、制御回路
１：３によりカラ／り（Ｃｌ）２２がインクリメントさ
れ、同時Ｋ　Ｄ　Ｆ　Ｔ　テ、はレジ、：２．　夕（Ｉ
ｔ　５　）２６カＯＫリセットされ、ＩＪ　ＣＴではセ
レクタ２５でカラ／り（ＣＩ）２２の出力が選択される
。このようにして係数の次数１くが更新され、ｋ次の開
始アドレスがレジスタ（ＩＪ５）２６に与えられる。。

Ｎホインｌ、のＤＦ′ｒ１１Ｊｃ′ｒを行う場合、第３
表、第４表に示すように、１（ＯＭにはそれぞれＮ、２
Ｎの最小限必要なテーブルが用意されており、Ｌ）　Ｆ
　ｉ’では１次以上の、ＩＪ　ＣＴでは２次以」二〇係
〆についてはこれらのテーブルを繰り返し使用すること
となる。その際のＩ（ＯＭ先頭部へ戻ったときの初期ア
ドレスの訓算と制御法について次に説明する。

レジスタ（１４＋）＋８のＲＯＭテーブルの循環周期と
レジスタ（１’！、　２　）　２１θ）　ＲＯＭ先頭部
へ戻ったときの初期アドレスとの差が減算器１９により
ｇ１算され、さらにこれを割算器２ｏにより、シフト回
路２：３の出力で与えられる増分２１（で割った余りが
新たな初期アドレスとしてレジスタ（Ｒ２）２１にとり
こまれる。レジスタ（Ｉｔ５）２Ｇの発生っ′ドレスが
、減算器１５によって求めたレジスタ（Ｉｌｌ）１４の
最終アドレスと増分との差を越えるとコンパレータ１（
５が動作し、制御回路１７によりセレクタ２５が切り替
わり、あらかじめ求めてあったレジスタ（Ｉｔ　２　）
　２１の初期アドレスがレジスタ（Ｒ５）２６にとりこ
まれ、１（ＯＭの先頭部へと循環する周期アドレスが得
られる。

このように、従来のＩ）　Ｉ＝”　ｉ’、θＣ′ｒのた
めのアドレス制御回路では、アドレスがＩ（ＯＭ先頭部
へ戻るたびに減算および宗りを求めるための除算を必要
とし、減藷二器、除算器等のため、回路規模が著しく増
加する欠点があったのである。

第２図はＩ”　Ｉ”ｒに用いられる従来のＮビットのビ
ットリバースアドレスの発生原理図であり、Ｎビットの
入力レジスタ１（１の出力の上位ビットと下位ビットを
順に入れ換えて出力レジスタＩｔ　２の入力に接続し、
ビットリバースを行う。

第３図はハードウェアで構成した従来のビットリバース
アドレス制御：回路の構成例であり、カウンタ（Ｃ）２
７、第５図の原理によるビットリバース回路（Ｂｒ（）
２８、シフト回路２９およびその制御回路３０、レジス
タ（＋（）３＋から成る（ｌ　　］ずつインクリメント
するカウンタ２７の出力はビットリバース回路２８によ
り上位ビットと下位ビットを順に入れ換えられ、／フト
回路２９により右７フトされてレジスタ３１にとりこま
れ出力される。シフト回路２９はＮビット以下の任意の
ビット数のビットリバースを可能とするだめのもので゛
あり、１ビツトのビットリバースのとキＩ’Ｊ　−ｉビ
ットの右シフトを行うよう制御回路３０により制御され
る。

このように、従来のビットリバースアドレス制御回路で
は専用のビットリバース回路を使用する心安があり、こ
の回路はずべてのビットが交差するレジスタ間配線を必
要とし、ＬＳＩ化の際、チップ面績を多大に要する欠点
があったのであ−る。

第４図は信号波形の過去のいくつかのザノプル点から予
測した値を用いて残差信号の符号化ｆ行５　Ｌ　Ｉ）　
Ｃの原理図である。時刻差における入力信号Ｘ　と予測
信号障の残差ｅえは符号化器（’　Ｃ、）　３２差、へにより符号化され、符号化残差ｅえとじて出力される。

この符号残差◇えと予測信号ηを用いて先の（４）式に
より符号化信号９エが求められる。予測信号交えは１次
の線形予測係数α１〜α１と過去の九個の符ゆ　、へ　
　　　△ 骨化信号ｘ、Ｌ、〜Ｘえ−、を用い〔線形予測器（］）
　）　３３により先の（５）によつ“〔求められる。

第５図は従来のＬ　Ｉ）Ｃに用いられるアドレス制御回
路の構成例である。ここでは、周期孔で循環する第５表
のアドレスを得るときの回路動作を説明する。レジスタ
（’Ｒ１）４］にアドレスの増分１、レジスタ（Ｒ２）
４３、レジスタ（Ｒ３）４．６に初期アドレスＯ、レジ
スタ（Ｒ４）３６に最終アドレスルー１、レジスタ（Ｒ
５）　３５に〔循環周期−１〕をセットし、カウンタ（
Ｃ１）４４、カウンタ（Ｃ２）３４をリセットして第１
回目のｎ次の１．　Ｉ）　Ｃ動作を開始する。レジスタ
（Ｒ３）４６０発生アドレスとレジスタ（１，１］、　
）　４１の増分は加算器４２により加算さオｔ、セレク
タ４５を介し′（レジスタ（１，１３）４６にとりこま
れる。またカウンタ（Ｃ２）３４はレジスタ＜　１３　
）４６が更新されることに１インクリメントされる。レ
ジスタ（Ｒ３）４６からアドレス？＋、−１が発生し、
カウンタ（Ｃ２）３４がｎ−］となつ′〔レジスタ（Ｉ
（５）３５の〔循環周期−１〕と等しくなると、コンパ
レータ３７の出力により制御回路３８が動作し、カウン
タ（Ｃ１）４４をインクリメント（カウンタ３４はリセ
ット）するとともにセレクタ４５０入力を加算器４２の
出力から該カウンタ４４の出力に切替える。これにより
、レジスタ（Ｒ３）４Ｇにはカウンタ（Ｃ１）／１４の
出力１がとりこまれ、直後にセレクタ入力は加算器出力
を選択するよう切替わる。このようにし〔第２周期の最
初のアドレスがカウンタ（Ｃ１）４４により与えらえ、
レジスタ（Ｒ３）４６の前回アドレスとレジスタ（１，
（１）　４１の増分との加算により第１周期と同様にア
ドレスは更新する。

カウンタ（Ｃ２）３４の出力がレジスタ（Ｉ（５）３５
の周期と等しくなる前、すなわち各周期の途中でレジス
タ（Ｒ３）４６の発生アドレスが？＋、−１となりレジ
スタ（Ｒ４）３Ｇの最終アドレスと等しくなると、コン
パレータ３９の出力により制御回路４０が動作する。こ
れにより、セレクタ４５０入力は加算器出力からレジス
タＩｔ　２出力に切替わり、レジスタ（Ｒ３）４Ｇには
レジスタ（Ｒ２）　４３の初期アドレスＯがとりこまれ
、直後にセレクタ４５は元の加算器出力を選択する。こ
のようにしこ、各周期のアドレス循環操作が行なわれ、
第５表に示すような線形予測符号化のアドレスが連続的
に得られる。

このように、従来のＬ　Ｐ　Ｃ用のアドレス制御回路で
は、アドレスが最終アドレスとなるごとにコンパレータ
によＱセレクタを制御することによりコンパレータ、制
御回路、セレクタを必要とするため、回路規模が増加す
る欠点があったのである。

さて、第６図は本発明によるアドレス制御回路の一実施
例の構成図である。第６図のアドレス制御回路は２つの
２進カウンタ４７、ＩＩ８．３つのレジスタ４９．５０
．５６．２つのセレクタ５１．５：３、シフト回路５２
、加算器５４、アンド回路５５およびカウンタｌ１７．
４８の出力により該カウンタ４７．４８、セレクタ５１
．５：３、シフト回路５２を制御する２つの制御回路５
７．５８かも構成される。本制御回路におい′〔アドレ
スモードを指定することにより、Ｄ　Ｉ＝”　’ｌ’、
Ｉ）　Ｃ’ＩＩ’、　Ｆ　Ｉ”　Ｔ、　Ｌ　Ｉ）　Ｃの
各処理に必要な４種のア１゛レスを同一のバードウェア
で統一的に処理することができる。以下、各処理につい
て動作を説明する。

Ｄ　Ｆ　Ｔモードでは、セレクタ５１でカウンタ（Ｃ２
）４８の出力を、セレクタ５：３で゛レジスタ（Ｉ（３
）５６の出力を常に選択し、レジスタ（ＩＩ　２　）　
５０の循環周期Ｎ／２（＝２　　）を示す下位の１−１
ピントがすべて１で他は０のデータをセットし、カウン
タ（Ｃ１）４７、カウンタ（Ｃ２）４８、レジスタ（１
１，３）５６をリセットして動作を開始する。カウンタ
（Ｃ２）４８の出力系はセレクタ５１を介してシフト回
路５２により左１ビツトシフトさオｔ、加算器５４の第
１の入力にアドレス増分２／Ｉ′としこ与えられる。レ
ジスタ（Ｒ３）　５６の前アドレスはセレクタ５３を介
し′〔加算器５４の第２の入力に与えられる。

加算器５４による加算結果は、Ａ　Ｎ　Ｉ）回路５５で
レジスタ（ＩＩ２）５０の各ビットとのビットごとのＡ
ＮＪ〕論理がとられた後、レジスタ（Ｒ，３）５６にと
９こまれて新たなアドレスとなる。カウンタ（ＣＩ）４
７はレジスタ（Ｒ３）５６が更新されるたびに１インク
リメントされる。以上の動作はカウンタ（Ｃ１）４７の
出力がＮ−］となるまで゛繰り返され、４次のＤ　Ｉ”
　Ｔの係数テーブルを参照するためのＮ個のアドレス発
生が行われる。カウンタ（Ｃ１）４７の出力がＮとなる
と、制］１回路５７によっカウンタ（Ｃ１）＝１７、カ
ウンタ（Ｃ２）４８はそれぞれリセット、１インクリメ
ントされ、レジスタ（１（３）５６はリセットされる。

これにより次数４が更新さｉする。アドレス増分２（Ａ
＋］、）に対して同様の動作をくり返し、ル＋１次のア
ドレスが連続してレジスタ（Ｒ３）５６から出力される
。次数系の更新はカウンタ（Ｃ２）４８の出力がＮ−１
となるまで繰り返され、カウンタ（Ｃ２）４８の出力が
Ｎとなると、カウンタ（Ｃ２）４８はリセットされ、本
アドレス制御回路の動作を終了する。

本発明によるアドレス制御回路では、アンド回路により
加算器出力の１ビツト以上の桁」二げは無視され、すべ
てＯが設定されるため、Ｉｔ　ＯＭ先頭部へ戻るときの
初期アドレスは自動的に与えられ、周期Ｎ／２で循環す
るＪ）　ｌ”　Ｔの循環アドレスが連続的に得られる。

Ｄ　Ｃｉ”モードでは、セレクタ５１でカウンタ（ＣＩ
）４７の出力を、セレクタ５３で゛レジスタ（Ｉ（３）
５６の出力を最初に選択する。そし〔、レジスタ（１（
２）５０には循環周期２Ｎ（＝２）を示す下位の１−１
ビツトがすべてｌで他は０のチー□りをセラｌ−Ｌ、カ
ウンタ（ＣＩ）４７、カウンタ（Ｃ２）４８、レジスタ
（Ｒ３）５６をリセットして動作を開始する。カウンタ
（Ｃ２）４８の出力４はセレクタ５１を介し°（シフト
回路５２により左１ビツトシフトされ′Ｃ加算器５４の
第１の入力に与えられる。レジスタ（Ｒ３）　５６の前
アドレスはセレクタ５３を介し゛（加算器５４の第２の
入力へ与えられる。加算器５４による加算結果は、アン
ド回路５４によりレジスタ（Ｒ２）　５０の各ビットと
のビットごとのＡＮＤ論理がとられた後、レジスタ（Ｒ
３）５６にとっこまれこ新たなアドレスとなる。カウン
タ（Ｃ１，）４７はレジスタ（Ｊ、ｌ　３　）　５６が
更新されるたびに１インクリメントされる。以−１−の
動作がカウンタ（Ｃ１）４７の出力がＮ−１となるまで
繰り返され、０次のＤ　Ｉ”　Ｔの係数テーブルを参照
するためのＮ個のアドレス発生が行われる。カウンタ（
ＣＩ）４７の出力がＮとなると、匍］御回路５７によつ
カウンタ（ＣＩ）４７、カウンタ（Ｃ２）４８はそれぞ
れり、セット、Ｉインクリメントされ、さらにセレクタ
５１はカウンタ（ＣＩ）４７の出力を、セレクタ５３は
カウンタ（Ｃ２）４８の出力Ａを選択して、レジスタ（
ＩＩ　３　）　５６には４次の係数の開始アドレス系が
と９こまれ、次数が更新する。次数〃の更新後は、セレ
クタ５１．５３はそれぞれカウンタ（ＣＩ）４７の出力
、レジスタ（ｌＬ３）５６の出力を選択する元の状態に
戻る。次数ルの更新はカウンタ（Ｃ２）４８の出力がＮ
−１となるまで゛繰り返され、カウンタ４８の出力がＮ
となると、該カウンタ（Ｃ２）４８はリセットされ、本
アドレス制御回路の動作を終了する。

本発明によるアドレス制御回路では、アンド回路により
加算器出力の１ビット以上の桁」−げは無視され、１ピ
ツ（・以上の桁ばずべＣＯが設定されるため、ＲＯＭ先
頭部へ戻る際の初期アドレスは自動的に与えられる。し
たがって、周期２Ｎで循環するＩ）　ＣＴのアドレスが
連続的に得られる。

Ｉ”　Ｆ　Ｔモードでは次のような原理でビットリバー
スアドレスを得る。Ｎビットの連続した２進数ｘ、ｘ＋
］をそれぞれビットリバースした値の差を求める。Ｎビ
ットの２進数Ｘはで゛ある。ただしｂＡは下位からル＋１けた目の値であ
る。また、Ｘの下位ｂビットがずべて１、ずなわち１）
ｏ＝ｂ、　＝　・・・二す、、＝１で、１）オニ〇とす
れば、ｘ　＋Ｉ　Ｉｔま θ ｘ　＋にメ（ｂ４−刊）−２＋（ｂ−−１）２″−ｔ　
Ｊ、、ｂＡ　・２　　：　ｔ７１である。ｘ、Ｘ＋１を
ビットリバースしたイ直をＢ　Ｒ（ｘ）、ＢＴ−（（Ｘ
＋１）とするとルＢ旧ｘ）＝註。ｂＮ−、、−２１８１（９）である。一般にＢ　Ｒ（ｘ　＋　１．　）はＢ　Ｒ（ｘ
　）をインクリメント又はディクリメントすることによ
つ・（得られ、そのいずれであるかはＸによって異なる
が、これらの値が２Ｎの周期で循環ずろと考えると、Ｂ
、ＲＧＸ＋１）はＢＲ（ｘ）をインクリメントすること
によつ゛〔必らず得られろ。

Ｉ３■（（Ｘ＋１）とＢＲ’（ｘ）の差を２Ｎ周期の循
環アドレスを導入して求めると、（８）、（９１式から
ＢＲ（Ｘ＋１．）−Ｂｌｔ（ｘ　）＋２　Ｎ＝３・２Ｎ
−”−’　　　００１となる。したが一つ（Ｎビットの
ビットリバースを得るとき、Ｘの下位）・ビットがずべ
′こ１で表わされるとするーとＸをビットリバースした
値１３　ｌ　（ｘ）に対するＸ＋１をビットリバースし
た値Ｂ　１１　（Ｘ＋１）の増分は、循環アドレスを導
入すれば３・２　　をｂビット右シフトして得られる。

第６図におい−Ｃ，１ず初期値としてレジスタ（ｆＪ−
＋Ｒ］、　）　４９に３・２　　を、レジスタ（Ｒ２）　
５０に下位のＮビットがずべ゛〔１で他は０のデータを
与え、レジスタ（Ｒ３）５６をリセッ］・シ、セレクタ
５１でレジスタ（Ｒ１）４９を、セレクタ５３でレジス
タ（Ｒ３）を選択し、動作を開始する。レジスタ（Ｒ１
）４９のデータ３ψ２Ｎ−１は、シフタ５２によりｂビ
シト右シフトされ、アドレスのインクリメントとじて加
算器５４に与えられる。加算器５４の他方の入力はレジ
スタ（Ｒ３）５６の前アドレスが与えられ、加算器出力
から次のアドレスが得られる。

このアドレスはアンド回路５５によりレジスタ（１１２
）５０の下位のＮビットのみがずべこ１のデータとビッ
トごとのアンドがとられ、Ｎ＋１ビット以上のアドレス
の位は無視されてＯとなる。シフタのシフト数すをカウ
ンタ（Ｃ１）４７の出力の下位がすべ′〔１となるビッ
ト数と等しくするよう制御回路５７によって制御するこ
とによつ、レジスタ（ＹＬ３）５６からＮビットのビッ
トリバースアドレスが連続的に得られる。

ＬＰＣモード：ＬＰ、Ｃモードでは、セレクタ５１でレジスタ（１（１
）４９の出力を、セレクタ５３で゛レジスタ（Ｒ３）５
６の出力を選択し、レジスタ（ＲＪ、　）　４９にアド
レスの増分１．レジスタ（Ｒ２）５０に循環周期７−（
−１＝２　　）を示す下位の１−１ビツトがすべ゛〔１で他
はＯのデータをセットし、カウンタ（ＣＩ）４７、カウ
ンタ（Ｃ２）４８、レジスタ（１１３）５６を０にリセ
ットし゛（動作を開始する。なお、シフト回路５２はシ
フトせずに入力をそのまま出力する。

レジスタ（Ｒ３）５６０発生アドレスとレジスタ（１、
Ｌ　Ｌ　）　＝１９の増分は加算器５４により加算され
、その結果はアント回路５５によりレジスタ（１％　２
　）　５０のデータとビットごとのアンド論理がとられ
、レジスタ（Ｒ３）５６にとりこまれ′〔次のアドレス
となる。またカウンタ（Ｃ１，）４７はレジスタ（１１
３）５６が更新されるごとに１インクリメンＩ・される
。

レジスタ（Ｊｔ３）５６にアドレスｎ　−３が発生し、
カウンタ（Ｃ１）４７の出力がｎ−１となると、制御回
路５７によりカウンタ（ＣＩ）４７をリセット、カウン
タ（Ｃ２）４８をインクリメントするとともに、セレク
タ５１ではカウンタ（Ｃ１）４７の出力、セレクタ５３
ではカウンタ（Ｃ２）４８の出力を選択し、レジスタ（
Ｒ３）　５６にカウンタ（Ｃ２）４８の出力をと９こむ
。これにより開始アドレスが１づつ更新される。開始ア
ドレスが更新されると、セレクタ５１．５３はそれぞれ
レジスタ（Ｒ１）４９、レジスタ（Ｒ２）　５０の出力
を選択する元の状態に戻る。以」二の動作が繰り返され
、カウンタ（Ｃ２）４８の出力が必要なＬ　Ｉ）　Ｃの
回数に達すると動作が停止される。

本アドレス制御回路では、レジスタＩ？、３０発生アド
レスが最終アドレス−Ｌ−１となっ゛〔も、レジスタＩ
（，３と増分との通常の加算を行なえば、アンド回路に
より下位から１ビット目のけた上げが無視され、次のレ
ジスタＲ３のアドレスは自動的に初期アドレスＯとなる
。したがっ（周期孔で循環ずろ予測符号化のアドレスを
連続的に得ることができる。

以上１）ＦＴ１ＤＣＴ１ＦＦ’Ｊ：１ＬＰＣ（７）高度
なアドレスを発生する際の本発明によるアドレス制御回
路の動作について説明した。このように循環アドレスの
概念を導入することにより、アドレス制御回路の回路規
模を大幅に低減することができ、さらにこれまで述べた
４のアドレスを同一の・・−ドウエアで統一的に処理で
きる。またモード設定しく動作し゛〔いるために、アド
レス制御回路の動作非動作をマイクロ命令により制御す
ることによつ演算部の動作と同期をとることは容易であ
る。

効果の説明以上述べたように、本発明によるアドレス制御回路は各
種の専用ハードと同程度以下の少ない回路規模でディジ
タル信号処理に不可欠な複数種自の高度なアドレスを統
一的に発生、制御できる利点を有する。したがって本回
路を信号処理Ｌ　Ｓ　Ｉにオンチップ化し〔、アドレス
制御と演算とを並列化することによつ、処理の高速化が
図れる。

【図面の簡単な説明】

第１図はＤＦＴ、ＤＣＴ用の従来のアドレス制御回路の
構成例を示す図、第２図は従来のビットリバースアドレ
スの発生原理を説明するだめの図、第３図は従来のビッ
トリバースアドレス制御回路の構成例を示す図、第４図
は線形子側符号化（ＬＰＣ）の原理構成図、第５図は］
、　ｉ）　Ｃ用の従来のアドレス制御回路の構成例を示
す図、第６図は本発明によるアドレス制御回路の一実施
例を示す図である。、４７．４８・・・カウンタ、４９．５０１５６・・・レ
ジスタ、５】、５３・・セレクタ、５２・・・シフト回
路、５４・・・加算器、５５・・・Ａ　Ｎ　：ｌ）回路
、５７．５８・・・制御回路。代理人弁理士　鈴　木　　　誠第２図第３図了トレス

Claims

【特許請求の範囲】

（１）　　メモリを用いた複数種類のディジタル信号処
理に要求サワる複数種類のアドレス制御を統一的に行う
アドレス制御回路であつ′Ｃ；第１および第２のカウン
タ出力１と第２レジスタおよびメモリのアドレスレジス
タとなる第３のレジスタ；前記第１０カウンタと第２の
カウンタと第１のレジスタの出力のいずれかを選択する
第１の選択回路；前記第１の選択回路の出力をシフトす
るシフト回路；前記第２０カウンタと第３のレジスタの
出力のいずれかを選択する第２の選択回路；前記シフト
回路と前記第２の選択回路の出力を加算する加算器；前
記加算器の出力と前記第２のレジスタの出力との論理積
を各ビットごとにと９、その結果を前記第３のレジスタ
にセットするアンド回路；前記第１および第２のカウン
タ出力により、該第１および第２のカウンタをリセット
あるいはインクリメントする機能と、前記第１および第
２の選択回路の選択動作を制御する機能と、前記シフト
回路のシフト数を制御する機能と、前記第３のレジスタ
をリセットする機能とを有する制御回路から構成されて
いることを特徴とするアドレス制用１回路。