JPS59214305A - Complementary mos type oscillation circuit - Google Patents
Complementary mos type oscillation circuitInfo
- Publication number
- JPS59214305A JPS59214305A JP8810883A JP8810883A JPS59214305A JP S59214305 A JPS59214305 A JP S59214305A JP 8810883 A JP8810883 A JP 8810883A JP 8810883 A JP8810883 A JP 8810883A JP S59214305 A JPS59214305 A JP S59214305A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- current limiting
- circuit
- level
- complementary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 46
- 230000000295 complement effect Effects 0.000 title claims description 10
- 241000478345 Afer Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
Description
【発明の詳細な説明】
この発明はCMOSインノZ−夕を用いた相補MOS型
発振回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a complementary MOS type oscillator circuit using a CMOS inno-Z-type.
第1図は消費電力の削減化が図られた従来のCMOS
! (相補MOS型)発振回路の構成を示す回路図であ
る。この発振回路は、正極性の電源電圧■ 印加点と基
準電源電圧vs8(アース電圧)D
印加点との間にPチャネルMOS トt 7ジスタl1
およびNチャネルMOSトランジスタl2を直列挿入し
、かつ両MOS l−ランジスク11,12のダートど
うしを接続してCIViOSインノ9−タI3を構成し
、このCMOSインバータl3の入出力端間に帰還抵抗
I4および水晶振動子15からなる発振用帰還回路I6
を接続するようにしたものであシ、しかも消費電力を削
減するために、PチャネルMOS トランジスタZlと
”DD印加点との間およびNチャネルMOS トランジ
スタIZとV88印加点との間に電流制限抵抗17.1
8それぞれを挿入するようにしたものである。そして上
記電流制限抵抗17.18の値は、消費電力と発振回路
の諸条件によって決定されている。Figure 1 shows a conventional CMOS designed to reduce power consumption.
! FIG. 2 is a circuit diagram showing the configuration of a (complementary MOS type) oscillation circuit. This oscillation circuit has a P-channel MOS to 7 transistors l1 between the positive power supply voltage application point and the reference power supply voltage vs8 (earth voltage) D application point.
A CIViOS inverter I3 is constructed by inserting an N-channel MOS transistor l2 in series and connecting the darts of both MOS inverters 11 and 12, and a feedback resistor I4 is connected between the input and output terminals of this CMOS inverter l3. An oscillation feedback circuit I6 consisting of a crystal resonator 15 and a crystal resonator 15
Moreover, in order to reduce power consumption, a current limiting resistor is installed between the P-channel MOS transistor Zl and the DD application point and between the N-channel MOS transistor IZ and the V88 application point. 17.1
8 each can be inserted. The values of the current limiting resistors 17 and 18 are determined by the power consumption and various conditions of the oscillation circuit.
第1図の発振回路において、電流制限抵抗17.18の
値を大きくすれば、これに伴ってCMOSインバータ1
3の各MO8トランジスタI Z。In the oscillation circuit shown in FIG. 1, if the value of the current limiting resistor 17.18 is increased, the CMOS inverter 1
3 each MO8 transistor IZ.
12に流れる電流が低減され、これによって消費電力の
削減化を図ることができる。ところが、上記抵抗17.
18の値を大キクシ過ぎると発振停止状態から発振状態
とするまでの時間が長くなシ、容易に発振させることが
できないという欠点がある。The current flowing through 12 is reduced, thereby reducing power consumption. However, the resistance 17.
If the value of 18 is too large, the disadvantage is that it takes a long time to change from the oscillation stop state to the oscillation state, and oscillation cannot be easily started.
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は消費電力が少なくかつ容易に発振させ
ることができる相補MOS型発振回路を提供することに
ある。The present invention has been made in consideration of the above circumstances, and its purpose is to provide a complementary MOS type oscillation circuit that consumes less power and can easily oscillate.
この発明によれば、CMOSインバータと電源との間に
電流制限抵抗を挿入し、この抵抗と並列に発振開始の際
の所定期間にのみ導通制御されるMOS )ランジスタ
を接続するようにした相補MOS型発振回路が提供され
ている。According to this invention, a current limiting resistor is inserted between the CMOS inverter and the power supply, and a complementary MOS transistor is connected in parallel with the resistor, the conduction of which is controlled only during a predetermined period when oscillation starts. type oscillator circuit is provided.
以下、図面を参照してこの発明の一実施例を説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第2図はこの発明の一実施例による構成を示す回路図で
あシ、第1図と対応する箇所には同一符号を用いてその
説明は省略する。この実施例回路では、前記一方の電流
制限抵抗17にPチャネルMOSトランジスタ19を並
列接続するとともに前記他方の電流制限抵抗18にはN
チャネルMOS )ランジスタ2oを並列接続し、この
両MO8)ランジスタ19.20のダートには発振開始
の際の所定期間だけIt o1pレベルおよび4% 1
17レベルとなる制御信号S2.Sl を供給するよう
にしたものである。そして、上記両MO8)ランジスタ
19,2θの導通時における導通抵抗の値は、少なくと
も前記電流制限抵抗17.18の値よシも小さくなるよ
うに設定されている。FIG. 2 is a circuit diagram showing a configuration according to an embodiment of the present invention, and the same reference numerals are used for parts corresponding to those in FIG. 1, and the explanation thereof will be omitted. In this embodiment circuit, a P channel MOS transistor 19 is connected in parallel to the one current limiting resistor 17, and an N transistor is connected to the other current limiting resistor 18.
Channel MOS) transistors 2o are connected in parallel, and the dirt of both MO8) transistors 19 and 20 is set to It o1p level and 4% 1 for a predetermined period when oscillation starts.
Control signal S2.17 level. It is designed to supply Sl. The value of the conduction resistance when both MO8) transistors 19 and 2θ are conductive is set to be smaller than at least the value of the current limiting resistor 17, 18.
このような構成において、発振させる場合に、Pチャネ
ルMOS )ランジスタ19のケ8−トには110 I
Iレベルに設定された制御信号s2が、NチャネルMO
S トランジスタ2oのダートには゛′1#レベルに設
定された制御信号Slがそれぞれ入力され、この両MO
8+−ランジスタ1920がともに導通状態にされる。In such a configuration, when oscillating, the gate of the P-channel MOS transistor 19 has 110 I
The control signal s2 set to I level is the N-channel MO
A control signal Sl set to the '1# level is input to the dart of the S transistor 2o, and both MO
Both 8+- transistors 1920 are rendered conductive.
このとき、この両MO8トランジスタ19.20の導通
抵抗の値は十分に小さく設定されてお、9、CMOSイ
ンバータ13には十分大きな電流を流し得る。このため
、容易に発振させることができる。At this time, the conduction resistance values of both MO8 transistors 19 and 20 are set to be sufficiently small, so that a sufficiently large current can flow through the CMOS inverter 13. Therefore, oscillation can be easily caused.
一方、発振が開始された後は、いままでII OIjレ
ベルに設定されておシPチャネルMOSトランジスタI
9のケ゛−トに入力されていた制御信号S2がパ1”レ
ベルに反転され、同様にい1までパ1”レベルに設定さ
れておpNチャネルrvIOsトランジスタ20のダー
トに入力されていた制御信号Slが″′0″レベルに反
転される。これによって、両MOSトランジスタ19.
20はともに遮断状態にされる。この遮断状態時におけ
る上記両MO8トランジスタ19.20の遮断抵抗の値
は極めて大きい。したがって、この場合にCMOSイン
バータZ 、?には電流制限抵抗17゜18を介して電
流が流れ、この電流の値は電流制限抵抗17.18の存
在によって十分に小さなものとすることができる。また
、すでに発振が開始されているので、CMOSインバー
タ13に小さな電流を流すことによる不都合はない。On the other hand, after oscillation has started, the P channel MOS transistor I, which has been set at the II OIj level,
The control signal S2 inputted to the gate 9 is inverted to the level 1", and the control signal S2 inputted to the gate 20 of the pN channel rvIOs transistor 20 is similarly set to the level 1" up to the level 1. Sl is inverted to the ``'0'' level. As a result, both MOS transistors 19.
20 are both cut off. In this cut-off state, the value of the cut-off resistance of both MO8 transistors 19 and 20 is extremely large. Therefore, in this case CMOS inverter Z, ? A current flows through the current limiting resistors 17 and 18, and the value of this current can be made sufficiently small due to the presence of the current limiting resistors 17 and 18. Further, since oscillation has already started, there is no problem caused by passing a small current through the CMOS inverter 13.
このように上記実施例回路では、発振開始時にのみMO
S )ランジスタ19.20を導通状態としてCMOS
インバータ13に大きな電流を流してやシ、これによっ
て発振開始を容易にし、しかも発振開始後の発振状態の
ときには電流制限抵抗17.18を介して電流を流すこ
とによって消費電力の削減化を図るようにしたものであ
る。In this way, in the above embodiment circuit, the MO is activated only at the start of oscillation.
S) CMOS with transistors 19 and 20 in conductive state
A large current is passed through the inverter 13, thereby facilitating the start of oscillation, and furthermore, when the oscillation is in the oscillation state after the start of oscillation, current is passed through the current limiting resistors 17 and 18, thereby reducing power consumption. This is what I did.
したがって、上記実施例回路を用いたシステムでは、電
源投入後、短時間で安定な回路動作を得ることができる
。また上記実施例の発振回路を採用したシステムのテス
トを行なう場合、発振回路自体が短時間で安定な状態と
なるため、テスト時間の短縮化が達成でき、テストに要
するコストの低減化も可能である。Therefore, in a system using the above embodiment circuit, stable circuit operation can be obtained in a short time after power is turned on. Furthermore, when testing a system that employs the oscillation circuit of the above embodiment, the oscillation circuit itself becomes stable in a short period of time, so the test time can be shortened and the cost required for testing can also be reduced. be.
第3図は前記MO8)ランジスタ19.20のダートに
供給される制御信号S1 、S2を発生するための制御
回路の一具体例を示す。この回路は電源の投入後に′0
”レベル @ l 1ルベルb■、前記CMOSインバ
ータI3の出力端で得られる発振パルスを8回計数した
後に″′1″レベル、″′0#レベルに反転する制御信
号S1゜S2を発生する回路である。この回路は前段の
出力可を後段のクロック(CK)入力とする如く3個の
D型フリップフロップ31〜33を縦列接続し、初段と
2段目のフリップフロップ31゜32のデータ(D)入
力端にはその出力可を供給して各1ビツトのパイナリカ
ウタを構成し、終段のフリップフロップ33のデータ(
D)入力端はVDD印加点に接続して″′1#レベルの
データを入力し、初段のフリップフロップ3Zのクロッ
ク(CK )入力端にはインバータ34を介して、前記
CMOSインバータ13で発生される発振・9ルスを入
力するようにし、かつ抵抗35およびコンデンサ36を
直列接続してなシミ源の投入直後ではat Onレベル
となるリセット信号を発生する電源リセット回路37を
設け、このリセット信号を上記各7リツプフロツプ31
〜33のリセッ)(R)入力端に入力するように構成さ
れ、一方の制御信号Slは終段のフリップフロップ33
の出力可として、他方の制御信号S2はこの出力可をイ
ンバータ38で反転してそれぞれ得られる。FIG. 3 shows a specific example of a control circuit for generating the control signals S1 and S2 supplied to the transistors 19 and 20 of the MO8) transistors. This circuit is '0' after power on.
``Level @l 1 level b■'' A circuit that generates a control signal S1゜S2 that is inverted to ``1'' level and ``0# level after counting 8 times the oscillation pulse obtained at the output terminal of the CMOS inverter I3. It is. This circuit connects three D-type flip-flops 31 to 33 in cascade so that the output of the previous stage is used as the clock (CK) input of the latter stage, and the data (D) input of the first and second stage flip-flops 31 and 32. The output signal is supplied to the terminal to form a pinary counter of 1 bit each, and the data (
D) The input terminal is connected to the VDD application point to input "'1# level data," and the clock (CK) input terminal of the first stage flip-flop 3Z is supplied with the clock (CK) generated by the CMOS inverter 13 via the inverter 34. A power supply reset circuit 37 is provided, which inputs an oscillation signal of 9 pulses, and connects a resistor 35 and a capacitor 36 in series to generate a reset signal that is at the on level immediately after the stain source is turned on. Each of the above 7 lip-flops 31
~33 reset) (R) is configured to be input to the input terminal, and one control signal Sl is input to the final stage flip-flop 33.
The other control signal S2 is obtained by inverting this output enable with an inverter 38.
このような構成でなる制御回路において、電源が投入さ
れた直後ではコンデンサ36は十分に充電されていす、
その端子電圧は■DDに達していないので、各フリップ
フロップ31〜33はリセットされ、それぞれの出力Q
は1”レベルに設定される。したがって、一方の制御信
号S、はIt 17ルベルに、他方の制御信号S2は(
t OIIレベルにそれぞれ設定される。ここで一方の
制御信号S、は前記第2図回路内のNチャネルMOSト
ランジスタ20のダートに、他方の制御t’ll信号S
2は同じくPチャネルMO8トランジスタ19のダート
にそれぞれ入力されているので、このときには前記した
ように両MO8トランジスタ19.20がともに導通状
態にされる。In the control circuit having such a configuration, the capacitor 36 is sufficiently charged immediately after the power is turned on.
Since the terminal voltage has not reached ■DD, each flip-flop 31 to 33 is reset and each output Q
is set to 1" level. Therefore, one control signal S, is at It 17 level, and the other control signal S2 is (
t OII level. Here, one control signal S is applied to the dart of the N-channel MOS transistor 20 in the circuit shown in FIG.
2 are similarly input to the gates of the P-channel MO8 transistor 19, so at this time both MO8 transistors 19 and 20 are rendered conductive as described above.
電源の投入後に、第2図に示す発振回路が動作して、C
MOSインバータ13から発振パルスが順次出力され、
このパルスが第3図回路内のインバータ34を介して初
段のフリップフロップ31にクロックとして入力される
。このときまでに前記コンデンサ36はvDDマで充電
されておシ、各フリップ70ツノ31〜33のリセット
状態が解除されているので、各フリップフロップ31〜
33はクロック入力に同期して計数動作を行なう。そし
て、終段の7リツプフロツプ33には入力データとして
I IIレベルが常に入力されているので、初段のフリ
ップ70ツグ31に発振回路からの・ぞルスが8回入力
した後は、終段の7リツプフロツゾ33の出力可はパ0
”レベルに反転した後そのまま変化しない。After the power is turned on, the oscillation circuit shown in Figure 2 operates and the C
Oscillation pulses are sequentially output from the MOS inverter 13,
This pulse is input as a clock to the first stage flip-flop 31 via the inverter 34 in the circuit of FIG. By this time, the capacitor 36 has been charged with the vDD battery and the reset state of the horns 31 to 33 of each flip-flop 70 has been released, so each of the flip-flops 31 to 33 has been released from the reset state.
33 performs a counting operation in synchronization with the clock input. Since the I II level is always input as input data to the final stage 7 flip-flop 33, after the input from the oscillation circuit eight times to the first stage flip flop 31, the final stage 7 Ripfrotsuzo 33 output possible is pa 0
``After being reversed to the level, it does not change as it is.
すなわち、3つのフリップフロップ31〜33でパルス
が8回計数された後では、一方の制御信号S1は(10
1ルベルに、他方の制御信号S2は′1”レベルにそれ
ぞれ設定されるので、このときは前記したように両MO
8トランジスタ19.20がともに遮断状態にされる。That is, after the pulses are counted eight times by the three flip-flops 31 to 33, one control signal S1 becomes (10
1 level, and the other control signal S2 is set to '1' level, so at this time, as described above, both MO
8 transistors 19, 20 are both turned off.
なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。た
とえば電流制限抵抗17゜18の代′りに所定の抵抗を
有するMOS )ランジスタを用いることも可能である
。It goes without saying that the present invention is not limited to the above-described embodiments, and that various modifications can be made. For example, instead of the current limiting resistor 17.18, it is also possible to use a MOS transistor having a predetermined resistance.
さらに第3図に示す制御回路では、発振回路の発振パル
スを8回計数した後に制御信号S I H82のレベル
を反転させる場合について説明したが、これはフリップ
70ツブの数の増減によって計数・ぐルスの数を変える
ことも可能である。Furthermore, in the control circuit shown in FIG. 3, we have explained the case where the level of the control signal S I H82 is inverted after counting the oscillation pulses of the oscillation circuit eight times. It is also possible to change the number of ruses.
以上説明したようにこの発明によれは、消費電力が少な
くかつ容易に発振させることができる相補MOS型発振
回路を提供することができる。As described above, according to the present invention, it is possible to provide a complementary MOS type oscillation circuit that consumes less power and can easily oscillate.
第1図は従来のCMCJS型発振回路の回yt図、第2
図はこの発明の一実施例を示す回路図、第3図は第2図
回路で用いられる信号を発生するだめの回路を示す回路
図である。
13・・・CMOSインバータ、16・・・発振用帰還
回路、17.18・・・電流制限抵抗、19.20・・
・MOS )ランジスタ。Figure 1 is a circuit diagram of a conventional CMCJS type oscillation circuit, and Figure 2 is a circuit diagram of a conventional CMCJS type oscillation circuit.
The figure is a circuit diagram showing an embodiment of the present invention, and FIG. 3 is a circuit diagram showing a circuit for generating signals used in the circuit of FIG. 13...CMOS inverter, 16...Oscillation feedback circuit, 17.18...Current limiting resistor, 19.20...
・MOS) transistor.
Claims (4)
S )ランジスタを直列挿入してなる相補MO8型反転
回路と、この反転回路の入出力端間に接続される発振用
帰還回路と、上記反転回路と電源との間に挿入される電
流制限抵抗と、上記電流制限抵抗に並列接続されるスイ
ッチ素子とを具備したことを特徴とする相補MO8型発
振回路。(1) Two MOs with different conductivity types between a pair of power supplies
S) A complementary MO8 type inverting circuit formed by inserting transistors in series, an oscillation feedback circuit connected between the input and output terminals of this inverting circuit, and a current limiting resistor inserted between the above inverting circuit and the power supply. , and a switch element connected in parallel to the current limiting resistor.
だけ導通するように制御される特許請求の範囲第1項に
記載の相補MO3型発振回路。(2) The complementary MO3 type oscillation circuit according to claim 1, wherein the switch element is controlled to be conductive only for a predetermined period at the time of starting oscillation.
構成され、その導通時の抵抗の値が少なくとも前記電流
制限抵抗よシも小さく設定されている特許請求の範囲第
1項に記載の相補MO8型発振回路。(3) The complementary MO8 type oscillator circuit according to claim 1, wherein the switching element is constituted by a MOS transistor, and the value of the resistance when conducting is set to be smaller than at least the current limiting resistor. .
に設定され、発振開始後、前記反転回路で発生される発
振・ゼルスが所定回数に達した後に他方レベルに設定さ
れる制御信号に基づいて導通制御される特許請求の範囲
第1項に記載の相補MO8型発振回路。(4) The switching element is set to one level before the start of oscillation, and is turned on based on a control signal that is set to the other level after the oscillation/zerus generated by the inverting circuit reaches a predetermined number of times after the start of oscillation. A complementary MO8 type oscillator circuit according to claim 1, which is controlled.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8810883A JPS59214305A (en) | 1983-05-19 | 1983-05-19 | Complementary mos type oscillation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8810883A JPS59214305A (en) | 1983-05-19 | 1983-05-19 | Complementary mos type oscillation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59214305A true JPS59214305A (en) | 1984-12-04 |
Family
ID=13933677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8810883A Pending JPS59214305A (en) | 1983-05-19 | 1983-05-19 | Complementary mos type oscillation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59214305A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63157509A (en) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | Signal generator |
US4956618A (en) * | 1989-04-07 | 1990-09-11 | Vlsi Technology, Inc. | Start-up circuit for low power MOS crystal oscillator |
US5041802A (en) * | 1989-10-11 | 1991-08-20 | Zilog, Inc. | Low power oscillator with high start-up ability |
WO2002007302A1 (en) * | 2000-07-17 | 2002-01-24 | Toyo Communication Equipment Co., Ltd. | Piezoelectric oscillator |
-
1983
- 1983-05-19 JP JP8810883A patent/JPS59214305A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63157509A (en) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | Signal generator |
US4956618A (en) * | 1989-04-07 | 1990-09-11 | Vlsi Technology, Inc. | Start-up circuit for low power MOS crystal oscillator |
US5041802A (en) * | 1989-10-11 | 1991-08-20 | Zilog, Inc. | Low power oscillator with high start-up ability |
WO2002007302A1 (en) * | 2000-07-17 | 2002-01-24 | Toyo Communication Equipment Co., Ltd. | Piezoelectric oscillator |
US6791424B2 (en) | 2000-07-17 | 2004-09-14 | Toyo Communication Equipment Co., Ltd. | Piezoelectric oscillator |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4321562A (en) | Crystal oscillator circuit capable of changing the number of inverter stages coupled in series | |
JPH0562705B2 (en) | ||
US5929713A (en) | Oscillating circuitry built in integrated circuitry | |
GB1435973A (en) | Logic circuits utilizing insulated gate field effect transistors | |
JP2570436B2 (en) | SR latch circuit | |
JPS59214305A (en) | Complementary mos type oscillation circuit | |
JPS634151B2 (en) | ||
EP0403047B1 (en) | A frequency divider circuit | |
JPH06177719A (en) | Clock generating circuit | |
US20080030250A1 (en) | Flip-flop circuit | |
US3906256A (en) | Drive pulse generator for use in electronic analog display clock apparatus | |
JPS62171302A (en) | Oscillation device | |
JPS62163411A (en) | Integrated circuit oscillator | |
JP2936474B2 (en) | Semiconductor integrated circuit device | |
JPS5828608B2 (en) | arithmetic processing unit | |
JPH05259880A (en) | Input output buffer circuit | |
JPS6036644B2 (en) | oscillation circuit | |
JPH05313795A (en) | Semiconductor integrated circuit | |
JPH0352326A (en) | Power-on reset circuit | |
JPH02241109A (en) | Deray circuit | |
JPH11284437A (en) | Oscillator circuit | |
JPH02170614A (en) | Oscillation circuit | |
JPH0724379B2 (en) | Power-on reset circuit | |
JP2644368B2 (en) | Input signal buffer circuit | |
JPS5834052B2 (en) | flip-flop circuit |