JPS59200A - Pattern matching apparatus - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は音声入力等のパターン認識システムに使用され
るパターンマツチング装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a pattern matching device used in a pattern recognition system for voice input or the like.

〔発明の背景〕[Background of the invention]

るために、あらかじめ記憶した各種の標準パターンと入
カバターンを比較して認識を行うパターンマツチング法
が用いられている。例えば音声認識では、標準パターン
として、認識したい単語分の標準パターンを記憶して用
いる。For this purpose, a pattern matching method is used in which recognition is performed by comparing input patterns with various standard patterns stored in advance. For example, in speech recognition, standard patterns for words to be recognized are stored and used as standard patterns.

このような音声認識等において、パターンマツチング法
を用いるとき問題になるのは、入力音声が発声毎に時間
軸に対して任意に伸縮することである。すなわち、同一
の話者が同一の単語を発声しても、全く同じ長さに発声
できない。したがって標亭パターンとのマツチングにお
いで１記憶された標準パターンが入力音声を発声した、
話者であっても１発声速度が任意に変化するため類似度
が発声毎に変化し、正しい認識結果が得られない。In such speech recognition and the like, a problem when using the pattern matching method is that input speech is arbitrarily expanded or contracted with respect to the time axis each time it is uttered. In other words, even if the same speaker utters the same word, the words cannot be uttered at exactly the same length. Therefore, when matching with the Shiitei pattern, one stored standard pattern uttered the input voice.
Even for speakers, the rate of speech changes arbitrarily, so the degree of similarity changes with each utterance, making it impossible to obtain correct recognition results.

この人カバターフと標準パターンの時間軸のずれを整合
しながらマツチングを行う方法きして、動的計画法（以
下１３Ｐと略す。）が広く用いられている。次にＩＪ　
Ｐについて説明する。Dynamic programming (hereinafter abbreviated as 13P) is widely used as a method of matching while matching the time axis deviation between the human cover tuff and the standard pattern. Next, I.J.
P will be explained.

音声パターンＡは、特徴ベクトル”１１、”２１％”ｍ
ｌ　・・、”ｎｌ　）の時系列として、Ａ＝ａａ　　　
ａ−１ａｓ−１ａ　　　　ｆｌ）１　　　２％　　　　
３　　　　　　　１　　　　　　　　　　　Ｉと表わさ
れる。この特徴ベクトルａｌは、音声信号を１個の区間
に区切ったときの１市目の区間のけ声のｉｎ徴ベクトル
であり、特徴ベクトルきしては、たきえは中心周波数の
異なったｎ個の帯域フィルタ１序の出力が考えられる。Voice pattern A has feature vectors “11,” “21%” m
l...,"nl) as a time series, A=aa
a-1as-1a fl)1 2%
It is expressed as 3 1 I. This feature vector al is the in-sign vector of the voicing in the first section when the audio signal is divided into one section. The output of the first bandpass filter is considered.

”＋ｎｌとは音声の１番目の区間の帯域フィルタｎ　（
Ｎ中のｍ番目のフィルタ出勾である。人力音声パターン
Ｘ１標準行声パターンＹは特徴ベクトルの時系列として
、Ｘ＝Ｘ、、Ｘ２．Ｘ３．、、、、、Ｘ、、、、、、、
Ｘ□）・（２） Ｙ’−Ｙ１＋　Ｙ２　＋　”３　＋　”’　＋　ＹＨ＋
　”’　＋　Ｙｌここで、入カバターンＸｓ　ｍ準パタ
ーンＹＯ）＠似度を求めるため、両特徴ベクトルの距離
を求める必要があり、距離ｄは例えば、ユークリッド距
離として、 （Ｄ、ｉ　＋　ｊ）−（Ｘ、−Ｙ、　）”’　、ｉ（ｘ
、、−ｙ、、　）”（３） で求められる。仮に入カバターンＸと標準パターンＹの
時間軸の伸縮がほとんど無いとすると、類似度Ｓは、距
離ｄの総和として、 Ｓ−（Σ（Ｘ、　−Ｙ、　）２）／ｍ　−（Σｄ（ｍ、
ｍ））／ｍ・・・（４） として求められる。Ｓは小さいほど、類似度が高い。す
なわち、良く似たパターン（単語）である。"+nl is the bandpass filter n (
It is the mth filter gradient in N. The human speech pattern X3. ,,,,,X,,,,,,,,
X□)・(2) Y'-Y1+ Y2 + ``3 + ''' + YH+
”' + YlHere, in order to find the incoming cover turn (X, -Y, )"', i(x
, , -y, , )" (3). Assuming that there is almost no expansion or contraction of the time axis between the inlet pattern X and the standard pattern Y, the similarity S is calculated as S-(Σ( X, −Y, )2)/m −(Σd(m,
m))/m...(4) It is obtained as follows. The smaller S is, the higher the degree of similarity is. In other words, they are very similar patterns (words).

先に述べたように、音声等の場合は、時間軸での伸縮が
大きいため、前の（４）式では正確に類似度Ｓを求める
ことができない。したがってｌ）Ｐでは、次のように時
間軸を整合しながらＳを求める。第１図に時間軸−Ｆて
の入カパターノＸお標準パターンＹの整合の祠程を示し
、第２図の人カバターンＸ％標準パターンＹを縦座標、
横座標に変換したものを示１−０第２図の矢印で示す経
路で距離を求めながら、類似度Ｓを求めると、 ”　Ｓ＝　（ｒｌ（］　、　１　）＋ｒｌ（２，２）＋
ｄ（２，３）＋・・＋ｄ（８，７））／９　・・・（５
） が求められる。As mentioned above, in the case of audio, etc., the expansion and contraction on the time axis is large, so the similarity S cannot be accurately calculated using the previous equation (4). Therefore, l) In P, find S while aligning the time axes as follows. Fig. 1 shows the alignment process of input cap pattern
The abscissa is converted to 1-0. If we calculate the similarity S while calculating the distance along the route indicated by the arrow in Figure 2, we get ``S= (rl(], 1)+rl(2,2)+
d(2,3)+...+d(8,7))/9...(5
) is required.

このような経路の選択は次のようにして行なわれる。Such route selection is performed as follows.

すなわち、いま、第３図の点Ｅ（ｉ、ｊ）に至るまでの
距離ｄの累オ［１をＤ（ｉ、ｊ）、その点Ｅ（ｉ、ｊ）
までの経路長をＬ（ｉ　、　ｊ　）とすれば、その点Ｅ
（ｉ、ｊ）にＦ”（ｉ、ｊ−１）、Ｇ（ｉ−１，ｊ−１
）、Ｈ（ｉ−１，ｊ）からそれぞれ判った時の次の（６
）式の値を求め、その頃が最小であるものの経路を選び
、その値を、累卵Ｌ）（ｉ。That is, now the cumulative distance d to the point E (i, j) in Fig. 3 is D (i, j), the point E (i, j)
If the path length to the point E is L(i, j), then
(i, j), F”(i, j-1), G(i-1, j-1
), the next (6
) Find the value of the formula, choose the path that is the minimum at that time, and use that value as the cumulative value L) (i.

］）および経路長Ｌ（ｉ、ｊ）として求める。]) and the path length L(i, j).

（１）（ｉ、ｊ−１）＋ｄ（ｉ、ｊ））／Ｌ（ｉ、ｊ〜
１）＋１（Ｌ）（ｉ−１，ｊ−１）＋ｗｄ（ｉ、ｊ）ｌ
／Ｌに−ｉ、ｊ−ｘ）＋、ｔ（Ｄ（ｉ−１，ｊ）＋ｄ（
ｉ、ｊ）／Ｌ（ｉ−１，ｊ）弓（６） なお、初期値Ｄ（１，ｌ）、Ｌ（１，１）は次のように
表わされる。(1)(i,j-1)+d(i,j))/L(i,j~
1)+1(L)(i-1,j-1)+wd(i,j)l
/L to −i, j−x)+, t(D(i−1, j)+d(
i, j)/L (i-1, j) bow (6) Note that the initial values D (1, l) and L (1, 1) are expressed as follows.

１）（１，１）＝ｄ（１，１） ）　・（７） Ｌ（１、１）−１ 本（６）式は次式の制約で行なわれる。1)(1,1)=d(1,1) )・(7) L(1,1)-1 This equation (6) is performed under the following equation constraints.

１＜ｉく１．１＜ｊくＪ ）　　・・（８） ｊ−ｒ＜ｉくｊ＋ｒ　　ｒ雷整数 ｒは入カバターンＸ々標準パターンＹの時間軸の変化を
整合するときの範囲を決めるもので、ｒを大きくすると
、広範囲に長さの異った入カバターンと標準パター７の
整合を行う。しかし、ｒが太きいき処理量が増加してし
まう。第２図の場合は、ｒ＝３で、整合ができることを
示している。1<i×1.1<j×J) ...(8) j−r<i×j+r rThe integer r determines the range when matching the changes in the time axis of the input cover patterns X and standard patterns Y. When r is increased, the standard putter 7 is matched with input patterns having widely different lengths. However, if r is large, the processing amount will increase. In the case of FIG. 2, r=3, indicating that matching is possible.

第２図において、最終的な類似度Ｓは、累卵Ｄ（８，９
）と経路長Ｌ（８，７）によって、Ｓ−１）（８，７）
／Ｌ（８，７）　　　　　・・・（９）と求められ、こ
れは（５）式となる。In Figure 2, the final similarity S is the cumulative number D (8, 9
) and the path length L(8,7), S-1)(8,7)
/L(8,7)...(9) is obtained, which becomes equation (5).

このように点（’、Ｊ）における値Ｄ（ｉ、ｊ）、Ｌ（
’＋ｊ）を求めるためには、（６）式に示すように、前
回までに求められた隣接点の値Ｄ（ｉ、ｊ−１）、Ｄ（
ｉ−１，ｊ−１）、Ｄ（ｉ−１，ｊ）およびＬ（ｉ　。In this way, the values D(i, j), L(
'+j), as shown in equation (6), the values of the adjacent points D(i, j-1) and D(
i-1,j-1), D(i-1,j) and L(i.

ｊ−１）、Ｌ（ｉ−１，ｊ−１）、Ｌ（ｉ−ｉ　、　ｊ
　）を利用する必要があるが、従来は、このような値を
メモリに記憶しておき、必要な時に、それらを−々読み
出して利用する方法が考えられている。j-1), L(i-1, j-1), L(i-i, j
), but conventionally, a method has been considered in which such values are stored in memory and read out and used when necessary.

しかしながら、このように、必斐に応じてメモリから読
み出すようにした場合、１点における値り、Ｌを求める
のに６回もデータの読み出しを行なわなければならず、
演算時間が非常に長くなるばかりか、これらのデータ読
み出しのための制御回路がａｍになるという問題があっ
た。However, in this way, if data is read from memory as necessary, the data must be read six times to find the value L at one point.
There is a problem that not only the computation time becomes very long, but also the control circuit for reading these data is am.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、１）Ｐによるパターン類似度の演算を
高速かつ、簡単な構成で行なえるようにしたパターンマ
ツチング装置を提供することにある。An object of the present invention is 1) to provide a pattern matching device that can perform pattern similarity calculation using P at high speed and with a simple configuration.

〔発明の概要〕[Summary of the invention]

このような目的を達成するために、本発明では、所定計
算点における入力パターンサ樟準パターンとの距離を格
納する第１のレジスタと、この距離の上記計算点までの
累卵および経路長を格納する第２および第３のレジスタ
と、第１〜第３のレジスタの内容により、次の計算点に
おける経路毎の距離の累卵および経路長を計算する第１
の計算手段さ、この手段で求めた値を格納する第４のレ
ジスタと、この第４のレジスタの内容から、次の計算点
に至る最適の経路を選び、その経路での距離の累オｌお
よび経路長を次の８１３！点の値として求める第２の計
算手段とを備えたパターンマツチング装置に特徴がある
。In order to achieve such an object, the present invention includes a first register that stores the distance between the input pattern and the camphor pattern at a predetermined calculation point, and stores the cumulative length and path length of this distance to the calculation point. The first and second registers calculate the cumulative distance and path length for each route at the next calculation point based on the contents of the first and third registers.
The calculation means has a fourth register that stores the value obtained by this means, and from the contents of this fourth register, selects the optimal route to the next calculation point, and calculates the cumulative value of the distance on that route. and the path length as follows 813! A feature of the pattern matching apparatus is that the pattern matching apparatus is equipped with a second calculation means that calculates the value of a point.

第４図は本発明によるパターンマツチング装置の一実施
例のブロック回路図を示す。本装置では、３つのモード
処理を行う。第５〜７図に３つの処理のそれぞれが使用
する部分のみの回路を第４図からＩＱきだして示す。FIG. 4 shows a block circuit diagram of an embodiment of a pattern matching device according to the present invention. This device performs three modes of processing. FIGS. 5 to 7 show circuits of only the portions used by each of the three processes, extracted from FIG. 4.

第４１ン１において、　　４．６．　８は累卵りを格納
するレジスタである。その内、４．６はシフトレジスタ
であり、４には外部よりデータ（Ｄ）が入力される。８
（１外部・＼読み出しができるレジスタである。In No. 41 No. 1, 4.6. 8 is a register that stores the cumulative value. Of these, 4.6 is a shift register, and data (D) is inputted to 4 from the outside. 8
(1This is a register that can be read externally.

５．７．９はレジスタ４．６，８に対応する経路Ｊ、ｊ
　Ｌを格納Ｊるレジスタである。１は、距離ｄを格納す
るレジスタ、１０は図示しないマルチプレクサに上りへ
釈されるレジスタ４，６．８のいづれかと同ト１′：に
図示されるマルチプレクサにより選ばれるレジスタ１．
　２のどちらかの加算をする加算器であり、また、レジ
スタ出力をそのまま通］尚させる機能を有するものであ
る。１１は、レジスタ５．７．９のいづれかに１１ｒる
インクリメンタで、１２はインクリメンタ１１の出力の
逆数を取るＲ　ＯＭである。３は加泗、器１０の出力と
ＲＯＭ１２の出力の乗■をする乗算器であり、その他に
加算器１０を通過したレジスタ１の内容に対してＷを乗
算する役目をする。レジスタ２は、レジスタ１の出力ず
なわちｄとＷの東算結贈を格納する。１３．１４．１５
は、乗遭器３の出力を格納するレジスタであり、レジス
タ１３．１５は直接乗算器３の出力を格納し、レジスタ
１４は１３との間でデ　タシフトをする。１６はレジス
タ１３．１４Ｖ　１５の大小を比較する比較器で、この
比較結果により、加算器１０とインクリメンタ１１の選
択を制御する。比較器１６は、レジスタ１３，１４．１
５の値が２つ以上同じときは、１４．１３．１５の順に
優先的に選ぶ。5.7.9 is the path J, j corresponding to registers 4.6, 8
This is a register that stores L. 1 is a register that stores the distance d, and 10 is either register 4, 6.8, which is output to a multiplexer (not shown), and register 1.1 is selected by the multiplexer shown in (1').
This is an adder that performs addition of either 2 or 2, and also has the function of passing register output as is. 11 is an incrementer which is placed in any of the registers 5, 7, and 9, and 12 is a ROM that takes the reciprocal of the output of the incrementer 11. A multiplier 3 multiplies the output of the adder 10 by the output of the ROM 12, and also multiplies the contents of the register 1 that have passed through the adder 10 by W. Register 2 stores the output of register 1, that is, the sum of d and W. 13.14.15
is a register that stores the output of the multiplier 3, registers 13 and 15 directly store the output of the multiplier 3, and register 14 performs data shifting between it and 13. A comparator 16 compares the magnitude of the register 13.14V 15, and the selection of the adder 10 and the incrementer 11 is controlled based on the comparison result. Comparator 16 includes registers 13, 14.1
If two or more values of 5 are the same, 14, 13, and 15 are selected preferentially.

本装置の動作を、第２図のｒ＝３の場合を用いて説明す
る。今累卵Ｄ（ｉ−２，ｊ−１）、Ｄ（ｉ−１、ｊ−１
）、Ｄ（ｉ、ｊ−１）と、これに対応する各部分和経路
長Ｌ（ｉ−２，ｊ　　１）、Ｌ（ｉ−１゜ｊ−１）、Ｌ
（’ｌＪ　　’）が求められているとする。The operation of this device will be explained using the case of r=3 in FIG. 2. Now cumulative eggs D (i-2, j-1), D (i-1, j-1
), D(i, j-1) and the corresponding partial sum path lengths L(i-2, j 1), L(i-1゜j-1), L
Suppose that ('lJ') is required.

まずＤ（”　ＩＩ）、Ｌ（ｉ−１，ｊ）を求める。First, find D('' II) and L(i-1,j).

第６図の処理は、距１１ｉｄをレジスタ１に人力するこ
とにより起動される。具体的にはｄ（ｉ−１゜Ｊ）をレ
ジスタに入力すると、第６図（ａ）ζこより、レジスタ
２にｗ−ｄ（ｉ−１，ｊ）が格納される０ここで１）（
ｉ　＝１．ｊ）、Ｌ（ｉ−１，ｊ）は、　３つの最小値
ではなく、 （Ｄ（ｉ−２，ｊ　−１）＋ｗｄ（ｉ　−１、ｊ　）／
Ｌ（ｉ−２，ｊ−１）＋１０１ｉｎ［］）１ （ＩＣ（ｉ　−１、ｊ−１）＋ｄ（ｉ　−１、ｊ　］／
Ｌ（ｉ−１、ｊ　−１）＋１・　（１０） の２つの最小値より求める。したがって、この最下端の
点の演算のみ第５図の処理を用いる。第５図の処理は、
累卵りと経路長りをレジスタ４．５に入力するこ乏によ
り起動され、る。レジスタ４．５に１）（’　　２．Ｊ
　　１）ｓ　Ｌ（＋　　２．Ｊ　　１）を入力するＬｌ
　レジスタ】３．１５に （１）（ｉ−２，ｊ−１）＋ｗ−ｄ（ｉ−１，Ｊ））／
Ｌ（ｉ　２．ｊ　１）”１・（１１） が格納される。次に第７図（こより（Ｊ（ｉ　−１、ｊ
−１）、ｒ、（！−ｔ、ｊ　　１）をレジスタ４．５に
入力する。第動され第７図ｔａ＋て、レジスタ４．５　
（’）　ｊ（’ｓｌｔよ、レジスタ６．７に格納ざイす
る。レジスタｌ　Ｉには、（Ｄ（ｉ−１，ｊ−１）＋ｒ
ｌ（ｉ−１，ｊ）ｌ／Ｌ（ｉ−１，ｊ−１）＋１・・（
１２） が入力され、レジスタ１３に格納されていた値は、レジ
スタ１４に格納される。比紋器１６は、このレジスタ１
３，１４．１５の内最小（こなる値を有するレジスタを
検出し、第７図（１））のよう（こ１）（ｉ−１、ｊ）
、Ｌ（ｉ−１，ｊ）を計算し、レジスタ８．９に格納す
る。すなわち、レジスタ１３が選ばれると、レジスタ９
、分子をレジスタ８番こ格納し、レジスタ１４が選ばれ
たときは、レジスタ６．２．１４、−４５は同１直とな
るため、レジスタ１５は選択されず、レジスタ８．９は
選ばれない。この結果レジスタ８．９よりＤ（ｉ−司、
Ｊ）、Ｌ（ｉ−１゜ｊ）が取り出すこきができる。次に
Ｄ（ｉ、ｊ）、１ｉ　（１＋　Ｊ　）を求めるには、同
様に第６図の処理により、（１（ｉ、Ｊ）をレジスタ１
に格納する。第１図（ａｌではレジスタ２に、ｗ　−ｄ
　（ｉ　、　ｊ　）が格納され、第６図（ｂｌでは （Ｄ（ｉ−１，ｊ）＋ｄ（ｉ、ｊ））／Ｌ（ｉ−１，Ｊ
）＋１（１３） が計ｐされ、レジスタ１５に格納され、第６図（Ｃ）で
、 （”ｌ−１１Ｊ　’）＋Ｗｄ（’＋Ｊ月／Ｌ（ｉ−１，
ｊ−１）＋１（１４） がバＨｉ＋されレジスタ１３に格納される。次に第７図
の処理を用いてＩ）（ｉ、ｊ−１）、Ｌ（ｉ　、　ｊ−
１，）を人力すると、図７（ａ）で、 （ＩＸｉ、ｊ−１）＋ｄ（ｉ、ｊ））／Ｌ（ｉ、ｊ−１
）＋１・・（１５）がル（稗されレジスタ１３に格納さ
れる。これによりレジスタ１５には（１３）式、レジス
タ１４には式（１４）　％　レジスタ１３には（１５）
式が格納され、第７図（ｂ）（こより、レジスタ８．９
に１）（ｉ、Ｊ）、Ｌ（ｉ’、ｊ）が格納される。同様
に１）（ｉ弓、ｊ）、Ｌ（ｉ＋１．ｊ）は、第６図てｄ
（ｉ＋１．ｊ）を入力し、第７図でＤ−〜（実際は最大
値）、■・−〇を入力することにより求められる。また
ｒ＞３（１）、場合でも第６図と第７図の処理を繰返え
すことにより、処理ｉ」能で、第５図の処理を行うこと
により最下端の点の０％　Ｌの演算処理に戻る。The process shown in FIG. 6 is started by inputting the distance 11id into the register 1. Specifically, when d(i-1°J) is input to the register, w-d(i-1,j) is stored in register 2 from ζ in FIG. 6(a).0Here, 1)(
i=1. j), L(i-1, j) are not the three minimum values, but (D(i-2, j -1)+wd(i-1, j)/
L(i-2,j-1)+101in[])1 (IC(i-1,j-1)+d(i-1,j]/
It is obtained from the two minimum values of L(i-1, j-1)+1·(10). Therefore, the process shown in FIG. 5 is used only for calculation of this lowest point. The process in Figure 5 is
It is activated by inputting the cumulative length and path length into register 4.5. 1)(' 2.J in register 4.5
1) Input s L (+ 2. J 1) Ll
Register】3.15 (1)(i-2,j-1)+w-d(i-1,J))/
L(i 2.j 1)"1・(11) is stored. Next, in FIG.
-1), r, (!-t, j 1) into register 4.5. The register 4.5 is moved to ta+ in Figure 7.
(') j ('slt, store it in register 6.7. Register l I contains (D (i-1, j-1) + r
l(i-1,j)l/L(i-1,j-1)+1...(
12) is input and the value stored in register 13 is stored in register 14. The ratio device 16 is connected to this register 1.
3, 14. The register with the value of 15 is detected, and (1) (i-1, j)
, L(i-1,j) and store them in register 8.9. That is, when register 13 is selected, register 9
, when the numerator is stored in register No. 8 and register 14 is selected, registers 6, 2, 14 and -45 are the same, so register 15 is not selected and register 8.9 is selected. do not have. From this result register 8.9, D(i-Shi,
J), L(i-1゜j) can be taken out. Next, to obtain D(i, j), 1i (1+ J), similarly perform the process shown in FIG.
Store in. Figure 1 (in al, register 2, w - d
(i, j) is stored, and (D(i-1,j)+d(i,j))/L(i-1,J
)+1(13) is calculated and stored in the register 15, and in FIG. 6(C), ("l-11J')+Wd('+J month/L(i-1,
j-1)+1(14) is converted to Hi+ and stored in the register 13. Next, using the process shown in FIG. 7, I)(i, j-1), L(i, j-
1,) manually, in Figure 7(a), (IXi, j-1) + d(i, j))/L(i, j-1
)+1...(15) is stored in register 13. As a result, register 15 has formula (13), register 14 has formula (14) % Register 13 has formula (15)
The formula is stored in register 8.9 as shown in Figure 7(b).
1) (i, J) and L(i', j) are stored in . Similarly, 1) (i bow, j), L (i+1.j) is d in Figure 6.
It is obtained by inputting (i+1.j) and inputting D-~ (actually the maximum value), ■ and -〇 in Fig. 7. Even if r > 3 (1), by repeating the processes in Figures 6 and 7, the process in Figure 5 can be performed to obtain 0% L of the lowest point. Return to calculation processing.

以上のように本発明のパターンマツチング装置は、レジ
スタ６，７．８．９により値Ｄ、１・を保持しているた
め、毎回Ｄ％　Ｌを本装置に入れなおす必殻がない。そ
のため制御が簡単になり、外部のメモリ等との接続が簡
学になるばかりか、非常に高速な処理ができる。また、
レジスタに保持されていることによりパイプライン処理
が可能きなり、従来のものと比べて２倍以上高速の演算
が１１能となる。As described above, since the pattern matching device of the present invention holds the values D and 1. in the registers 6, 7, 8, and 9, there is no need to re-enter D%L into the device each time. This not only simplifies control and connects external memory, etc., but also allows extremely high-speed processing. Also,
By holding the data in a register, pipeline processing becomes possible, making it possible to perform calculations that are more than twice as fast as conventional methods.

以上のＩ）　Ｐにより入カバターンと標準パターンの却
似度Ｓを求めたが、入カバターンがどの標準パターンに
似ているかを調べる必要がある。すなわち各伸準パター
ンとの類似度Ｓを比較する必要がある。（以下判定処理
と呼ぶ〕。ある標準パターンとの類似１蜆Ｓは、ｌ）Ｐ
終ｒ時点の累卵Ｄ（Ｉ　、　Ｊ　）き経路長Ｌ（Ｉ、Ｊ
）として斤められているため、Ｓ−１）（Ｉ　、Ｊ　）
／Ｌ（Ｉ　、、１　）を計算し、全標準パターンに対し
て求めたＳを比較する心安がある。Although the degree of similarity S between the input cover turn and the standard pattern has been obtained using I) P above, it is necessary to check which standard pattern the input cover turn resembles. That is, it is necessary to compare the degree of similarity S with each elongated pattern. (Hereinafter referred to as determination processing) Similarity 1S to a certain standard pattern is l)P
The path length L(I, J) of the cumulative egg D(I, J) at the end r
), so S-1) (I , J )
It is safe to calculate /L(I,,1) and compare S obtained for all standard patterns.

本発明の装置では、第８図に示すように、第４図の回路
に小計のハードを付加するのみでこれらの、判定処理を
実現できる。判定処理は第５図の処理←−ドで４ｄ１作
するため、第５図に対して付加した図を第８図に示す。In the apparatus of the present invention, as shown in FIG. 8, these determination processes can be realized simply by adding subtotal hardware to the circuit shown in FIG. Since the determination process is performed in 4d1 by the process in FIG. 5, a diagram added to FIG. 5 is shown in FIG.

第８図において、１７はマルチプレクサ、１８は最大類
似１ｆ３ｉＦ、足部である。In FIG. 8, 17 is a multiplexer, 18 is the maximum similarity 1f3iF, and the foot.

第９図は第８図の算定部１８の具体的構成の一例を示す
ものである。判定処理では、ＤＰ／刊定切換ノリツブフ
ロッグ１８０を”１”にセットする。これによりフリッ
プフロッグ１８０のＱ出力は”１”レベルとなり、カウ
ンタ１８２は”０”（こクリアされる。マルチプレクサ
１７は、ナンド（ＮＡＮｉ））回路１８１の出力により
制御され、ナンド回路１８１の出力が”１“レベルにな
る古、レジスタ１３の内容をレジスタ１４に送り”０”
レベルではレジスタ１４の内容を保持する。同時に、マ
ルチプレクサ１８３は、ナンド回路１８１の出力が”０
”レベルになると、レジスタ１８４の内容を保持し、１
”レベルになるよ、カウンタ１８２の内容をカウンタ１
８４に送る。ナンド回路１８１に送られる比較器１６の
制御信号は、レジスタ１３〈レジスタ１４のと４”Ｑ”
レベルとなる信号である。FIG. 9 shows an example of a specific configuration of the calculation section 18 shown in FIG. 8. In the determination process, the DP/publication switching control flag 180 is set to "1". As a result, the Q output of the flip-flop 180 becomes "1" level, and the counter 182 is cleared to "0". The multiplexer 17 is controlled by the output of the NAND (NANi) circuit 181, and the output of the NAND circuit 181 When the level reaches "1", the contents of register 13 are sent to register 14 and become "0".
At level, the contents of register 14 are held. At the same time, the multiplexer 183 causes the output of the NAND circuit 181 to be "0".
” level, the contents of the register 184 are held and the 1
``The level will be reached.The contents of counter 182 will be changed to counter 1.''
Send to 84. The control signal of the comparator 16 sent to the NAND circuit 181 is transmitted to the register 13<register 14 and 4"Q".
This is the signal that becomes the level.

まず各標準パターンに対して得られた最終の累卵をり。First, the final cumulative weight obtained for each standard pattern.

、　Ｄｌ、　Ｄ２・・・Ｄ５、経路長をり。ｌ　ＬＩ　
Ｉ　Ｌ２１・・・Ｌｕ♂する。まず、第６図の処理によ
り距離ｄ＝０を入力し、レジスタ２をＯにする。次にＤ
Ｐモードすなわちフリップフロッグ１８０をリセットに
した状四で第５図の処理により値り。、Ｌｏを入力し、
次に１直り、、Ｌｌを入力すると、レジスタ１４會こは
Ｄ　　／Ｌ　　　レジスタ１３にはり、／Ｌ、が０　　
　　０１ 格納される。次に判定処理にするため、フリップフロッ
プ１８０をセットし、カウンタ１８２をクリアする。カ
ウンタ１８２は第５図の処理を実行する毎に＋１され、
もしレジスタ１３がレジスタ１４より小さくなった時は
、カウンタ１８２の内容がレジスタ１８４に格納され、
レジスタ１４にはレジスタ１３より小さい場合は、レジ
スタ１４．１８４共その値が保持される。したがって％
　ＤＢ　！Ｌ（ｎ＝２〜ｎ）まで同様に実行することに
より、レジスタ１４，１８４には、最大の類似度Ｓとそ
れが何番目に入力したものかが格納される。, Dl, D2...D5, path length. lLI
I L21...Lu♂. First, the distance d=0 is input by the process shown in FIG. 6, and the register 2 is set to O. Next D
In P mode, that is, when the flip-flop 180 is reset, the value is determined by the process shown in FIG. , input Lo,
Next, when 1 is input and Ll is input, register 14 is D/L, and /L is 0 in register 13.
01 Stored. Next, for determination processing, the flip-flop 180 is set and the counter 182 is cleared. The counter 182 is incremented by 1 every time the process shown in FIG. 5 is executed.
If register 13 becomes smaller than register 14, the contents of counter 182 are stored in register 184,
If the value in register 14 is smaller than register 13, the value is held in registers 14 and 184 as well. therefore%
DB! By similarly executing up to L (n=2 to n), the maximum similarity S and the number of inputs thereof are stored in the registers 14 and 184.

〔発明の効果〕〔Effect of the invention〕

以上述べたように、本発明によれば、Ｉ）Ｐによるパタ
ーンマツチングを簡単な構成で、極めて高床に行なうこ
さができる。As described above, according to the present invention, pattern matching using I)P can be performed with a simple configuration and at a very high level.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第３図はＤＰによるノシターンマッチングを説
明する説明図、第４図は本発明による・シターンマッチ
ング装置の一実施例のブロック図、第５図〜第７図は各
モードで動作Ｃる第４図の回路部分を示すブロック図、
第８図は本発明によるノくターンマツチング残置の他の
実施例の主要部の構成を示すブロック図、第９図は第８
図の一部の具体的構成の一例を示す回路図である。 ４．６，５，７，１３．１４シフトレジスタ、１．２，
８，９．１５レジスタ、３乗暉器、１０：加痺器、１１
：インクリメンタ、１２：ＲＯＭ、１６：比較器。 第　１　　１Ｕ （Ｙ） 第　　３　　曙 第　ゲ　１２ 、ｙ　！；＋幻 第　６　図 （Ｑ’） 第　　７１］ （α） （ｂ）Figures 1 to 3 are explanatory diagrams for explaining nositane matching using DP, Figure 4 is a block diagram of an embodiment of the nositane matching device according to the present invention, and Figures 5 to 7 operate in each mode. A block diagram showing the circuit portion of FIG. 4,
FIG. 8 is a block diagram showing the configuration of the main part of another embodiment of the left turn matching according to the present invention, and FIG.
FIG. 2 is a circuit diagram showing an example of a specific configuration of a part of the diagram. 4.6,5,7,13.14 shift register, 1.2,
8, 9.15 register, cubic power device, 10: numbing device, 11
: Incrementer, 12: ROM, 16: Comparator. 1st 1U (Y) 3rd Akebono Ge 12,y! ;+Phantom Figure 6 (Q') 71] (α) (b)

Claims (1)

【特許請求の範囲】[Claims] 時間軸を整合しながら、入カバターンと標準パターンの
マツチングを行なう動的計画法を用いたパターンマツチ
ング装置において、所定計算点における入カバターンと
標準パターンとの距離を格納する第１のレジスタと、上
記距離の上記計算点までの累卵および経路長を格納する
第２および第３のレジスタと、上記第１〜第３のレジス
タの内容により、次の計與点における経路毎の距離の累
卵および経路長を計算する第１の計算手段と、該手段で
求めた値を格納する第４のレジスタと、該第４のレジス
タの内容から、次の計算点に至る最適の経路を選び、そ
の経路での距離の累卵および経路長を次の計算点におけ
る値として求める第２の計算手段とを備えたことを特徴
とするパターンマツチング装置。In a pattern matching device using dynamic programming that matches an input cover pattern and a standard pattern while aligning time axes, a first register stores a distance between the input cover pattern and the standard pattern at a predetermined calculation point; According to the second and third registers that store the cumulative distance and route length up to the calculation point of the distance, and the contents of the first to third registers, the cumulative value and route of the distance for each route at the next calculated point are determined. A first calculation means for calculating the length, a fourth register for storing the value obtained by the means, and an optimal route to the next calculation point is selected from the contents of the fourth register, and the process is performed along that route. a second calculation means for determining the cumulative distance of the distance and the path length as values at the next calculation point.