JPS59197082A - Display circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、テレテキストやビデオテックスなどの文字
画像情報システムにおける表示回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to a display circuit in a character image information system such as Teletext or Videotex.

背景技術とその問題点 まず、第１図により一般的なテレビ文字放送受信機のア
ウトラインについて説明しよう。BACKGROUND TECHNOLOGY AND PROBLEMS First, the outline of a general television teletext receiver will be explained with reference to FIG.

第１図において、（１）は商周波同調回路から映像検波
回路までを含むチューナ回路、（２）は色復調などの処
理を行うビデオ回路、（３）はカラー受像管を示し、チ
ューナ回路（１）からのカラー映像信月がヒデオ回路（
２）に供給されて三原色信号が取り出され、この信号が
受像管（３）に供給されて放送によるカラー画像が再生
される。In Figure 1, (1) is a tuner circuit that includes everything from a quotient frequency tuning circuit to a video detection circuit, (2) is a video circuit that performs processing such as color demodulation, and (3) is a color picture tube. The color video Shinzuki from 1) shows the video circuit (
2), the three primary color signals are extracted, and these signals are supplied to the picture tube (3) to reproduce a color image by broadcasting.

なお、このとき、チューナ回路（１）からのカラー映像
信号が同期パルス形成回路（４）にイ」（給されて垂直
同期パルスＶｏ、水平同期パルスＨＤ、　り１ドツクＣ
Ｋが取り出され、そのパルスＶｌ）、ＨＩ＞が偏向回路
（５）に供給されて垂直及び水平偏向電流が形成され、
これらは受像管（３）の偏向コイル（６）に供給される
。At this time, the color video signal from the tuner circuit (1) is supplied to the synchronization pulse forming circuit (4), and the vertical synchronization pulse Vo, the horizontal synchronization pulse HD, and the horizontal synchronization pulse HD are output.
K is taken out and its pulses Vl), HI> are supplied to the deflection circuit (5) to form vertical and horizontal deflection currents,
These are supplied to the deflection coil (6) of the picture tube (3).

また、（ＬＯＩは文字放送によるカラー画像を拘生゛４
るためのマイクロコンピュータをントし、（１１）は８
ビット並列処理のＣＰＵ、（１２）は文字放送によるカ
ラー画像を再生ずるためのプ１コグラムかテ１き込まれ
ているＲＯＭ、（１３）はワークエリ゛ｒ用のＲＡＭ、
（１４）はアナログ入力用のインターフェイス、（１５
）は文字放送の選択などを行うキーボードで、これら回
路（１２）〜（１５）はシステムバス（１９）を通じて
ＣＰＵ（１１）に接続されている。In addition, (LOI restricts color images from teletext broadcasts)4
(11) is 8.
A CPU with bit parallel processing, (12) a ROM in which a program code for reproducing color images from teletext broadcasting is written, (13) a RAM for a work area,
(14) is an interface for analog input, (15)
) is a keyboard for selecting teletext, etc., and these circuits (12) to (15) are connected to the CPU (11) through a system bus (19).

さらに、（１６）は文字放送の表示データを記憶するビ
デオＲＡＭ、（１７）はそのアドレス信号及びリード・
ライト信号などを形成するメモリコントローラ、（１８
）はディスプレイコントローラで、これらは相互に接続
されると共に、システムハス（１９）に接続されている
。また、コントローラ（１７）にはパルスＶＤ、ＨＤ、
ＣＫが供給されている　。Further, (16) is a video RAM for storing display data of teletext, and (17) is its address signal and read/write data.
Memory controller (18) that forms write signals, etc.
) are display controllers, which are connected to each other and to the system hub (19). The controller (17) also includes pulse VD, HD,
CK is supplied.

そして、キーボード（１５）により文字放送を選択する
と、これが割り込みによりＣＰＵ（１１）に知らされ、
どの文字放送を必要としているかがＲＡＭ（１３）にス
トアされる。Then, when teletext is selected using the keyboard (15), this is notified to the CPU (11) by an interrupt.
Which teletext is needed is stored in RAM (13).

一方、チューナ回路（１１からのカラー映像信号がイン
ターフェイス（１４）に供給され゛ζ垂直ブランキング
期間における文字放送信号が取り出され、この信号がイ
ンターフェイス（１４）に一度バソフプされると共に、
この文字放送信号がバッファされたごとが割り込みによ
りＣＰＵ（１１）に知らされる。すると、インターフェ
イス（１４）にバッファされている文字放送信号が、キ
ーボード（１５）で選択しものの信号であるかどうかが
ＣＰＵ（１１）によりチェックされ、キーボー）”（１
５）で選択したものでないときには無視されるが、キー
ボード（１５）で選択したもののときにはそのバッファ
され′Ｃいる文字放送信号がＣＰＵ（１１）により処理
され、ビデオＲＡＭ（１６）に供給されると共に、書き
込みアドレス信号及びライト信号がＣＰＵ（１１）から
コントローラ（１７）を通じてＲＡＭ（１６）に供給さ
れる。On the other hand, the color video signal from the tuner circuit (11) is supplied to the interface (14), the teletext signal in the vertical blanking period is extracted, and this signal is once sent to the interface (14), and
Each time this teletext signal is buffered, the CPU (11) is notified by an interrupt. Then, the CPU (11) checks whether the teletext signal buffered in the interface (14) is the signal selected with the keyboard (15), and
If the teletext signal is not selected in step 5), it is ignored, but if it is selected by the keyboard (15), the buffered teletext signal is processed by the CPU (11) and supplied to the video RAM (16). , a write address signal and a write signal are supplied from the CPU (11) to the RAM (16) through the controller (17).

こうして、キーボード（１５）で選択した文字放送信号
の表示データが、ＣＰＵ（１１）によりＲＡＭ（１６）
に順次書き込まれる。In this way, the display data of the teletext signal selected with the keyboard (15) is transferred to the RAM (16) by the CPU (11).
are written sequentially.

そして、このとき、コントローラ（１７）においき読み
出しアドレス信号及びリード信号が形成され、これら信
号が書き込め用の信号とは時分割式にメモリ　（１６）
に供給されてＲＡＭ（１６）の表示データが、垂直走査
及び水平走査に同期して順次読み出され、この読み出さ
れた表示データがコントローラ（１８）により三原色信
号Ｒ，Ｇ、Ｂ及び輝度信号Ｙにデコードされる（信号Ｒ
−Ｙのそれぞれは１ヒントのシリアル信号で、全体とし
ては４ビット並列である）。そして、これら信号Ｒ〜Ｙ
が、ビデオ回路（２）を通じて受像管（３）に供給され
、従って、受像管（３）には文字放送によるカラー画像
が再生される。At this time, a read address signal and a read signal are generated in the controller (17), and these signals are time-divisionally separated from the write signal in the memory (16).
Display data in the RAM (16) is read out sequentially in synchronization with vertical scanning and horizontal scanning, and the read display data is converted into three primary color signals R, G, B and a luminance signal by a controller (18). decoded into Y (signal R
-Y is a one-hint serial signal, totaling 4 bits in parallel). And these signals R~Y
is supplied to the picture tube (3) through the video circuit (2), and therefore a color image by teletext is reproduced on the picture tube (3).

以上が、一般的なテレビ文字多重放送受信機のアウトラ
インである。The above is an outline of a typical television teletext receiver.

ところで、テーレビ文字多点放送では、１ページ（１画
面）の画像を伝送するのに、２２２フイ一ルド期間、す
なわち、３．７秒を必要とするので、希望するベージの
番号を人力してからそのベージが表示されるまでの待ち
時間が長くなることがあり、最慾の場合には３０秒以上
になることがある。By the way, in multi-point teletext broadcasting, it takes 222 field periods, or 3.7 seconds, to transmit one page (one screen) of images, so it is necessary to manually enter the desired page number. The waiting time between when the page is displayed and when the page is displayed may be long, and in the worst case, it may take more than 30 seconds.

そこで、ＲＡＭ（１６）の容量を、第２図に示すように
領域＃０〜＃３の４ペ一ジ分の大きさとしておくと共に
、よく必要とするベージ、例えば文字放送の番組案内や
お知らせなどは、當に受信し゛Ｃ領域＃０〜＃３のいず
れかに重き込んでおく方法が考えられている。すなわち
、そのようにずれば、領域＃０〜＃３のうち、必要とす
るベージが書き込まれている領域を選択しζ読み出しを
行うことにより、その必要とするベージを直ちに表示す
ることができ、非電に便利である。Therefore, as shown in Figure 2, the capacity of the RAM (16) is set to the size of 4 pages in areas #0 to #3, and pages that are often needed, such as program guides and announcements for teletext broadcasts, are set. A method has been considered in which such signals are received and placed in one of C areas #0 to #3. That is, by shifting in this way, by selecting the area in which the required page is written among areas #0 to #3 and performing ζ reading, the required page can be immediately displayed. Convenient for non-electronics.

ところで、このようにＲＡＭ（１６）が複数ページ分の
容量を有しているとき、これに記憶され°ζいるすべて
のベージを受像管（３）に同時に表示できれば、さらに
便利である。すなわち、例えば第３図にネオように、受
像管（３）のスクリーン（３Ｓ）にＲＡＭ（１６）の領
域＃０〜＃３の画像（＃０）〜（＃３）を縮小して同時
記表不できれば、目的とするベージをずばやく見・つけ
るごとができ、あるいはあるベージが見ながら現在受ｆ
ｇ中で完成しつつあるベージをモニタできるなど、より
一層便利に使用できる。By the way, when the RAM (16) has a capacity for a plurality of pages, it would be even more convenient if all the pages stored therein could be displayed simultaneously on the picture tube (3). That is, for example, as shown in FIG. 3, images (#0) to (#3) in areas #0 to #3 of the RAM (16) are reduced and simultaneously recorded on the screen (3S) of the picture tube (3). If you can quickly find the page you are looking for, or you can quickly find the page you are looking for, or you can
It can be used even more conveniently, such as by being able to monitor the page being completed during g.

ところが、そのようなマルチ画像表示を行うときには、
ＲＡＭ（１６）から表示データを読み出すときの速度や
その読め出された表示データの処理速度が、通常の画面
表示の場合の例えば４倍と早くなるので、通常の画面表
示のシステムと構想そのものからして別のものとなり、
あるいはコントローラ（１８）のように構成が複雑な回
路では設計が困難になってくる。However, when performing such multi-image display,
The speed at which display data is read from the RAM (16) and the processing speed of the read display data are, for example, four times faster than in the case of normal screen display, so the system and concept of normal screen display are significantly improved. and become something else,
Alternatively, a circuit with a complicated configuration such as the controller (18) becomes difficult to design.

また、このようにシステム構想が異なると、マルチ画面
表示の回路と、通常の画面表示の回路とを共通化するこ
とは難しく、完全に２フのシステムを持つことになり、
無駄が多くなると共に、きわめてｌ８ＩＩｉ［ｌｉにな
って価格的に実用性がなくなってしまう。さらに、これ
らの点が解決できたとしても、ＣＰＵ（１１）がビデオ
ＲＡＭ（１６）をアクセスできる期間が大幅に現象する
ので、ＣＰＵ（１１）の見かけの処理速度や処理能力が
低下してしまう。Furthermore, if the system concepts differ in this way, it would be difficult to make the multi-screen display circuit and the normal screen display circuit common, resulting in a completely two-panel system.
Not only will there be a lot of waste, but it will become extremely expensive, making it impractical in terms of price. Furthermore, even if these points can be solved, the period during which the CPU (11) can access the video RAM (16) will significantly change, resulting in a decrease in the apparent processing speed and processing capacity of the CPU (11). .

また、ＲＯＭ（１２）のプログラムの変更及び追加も必
要であり、やはりコストアンプを招いてしまう。Furthermore, it is also necessary to change and add programs in the ROM (12), which also increases costs.

発明の目的 ごの発明は、以上の問題点を解決して第３図に示すよう
なマルチ画面表示を実現しようとするものである。The object of the invention is to solve the above-mentioned problems and realize a multi-screen display as shown in FIG.

発明の概要 このため、この発明においては、受１象管（３）に、Ｊ
δけるラスタを第５図に示すようにノンインターレース
とすると共に、ビデオＲＡＭ（１６）と同し容量を有す
る２つのパ・ノンァメモリを設Ｌ−１、これらメモリを
使用してコントローラ（１８）から（Ｍられる表示信号
Ｒ−Ｙをマルチ画面表小用の表示信号に変換して受像管
（３）に供給するよ・うにしたものである。Summary of the Invention Therefore, in this invention, J
As shown in Fig. 5, the raster of δ is made non-interlaced, and two parallel memories with the same capacity as the video RAM (16) are installed L-1, and these memories are used to process data from the controller (18). (The display signal R-Y of the multi-screen display is converted into a display signal for a small multi-screen display, and the converted signal is supplied to the picture tube (3).

すなわち、第４図は一般のインターレースにおける表示
画面を簡略化して示し、い）＝（ｉｘ）の数字は走査線
の番号であり、走査線（１）へ・（ｖ）が奇数フィール
ド期間に表示され、走査線（ｖ）〜（ｉｘ）が偶数フィ
ールド期間表示される。That is, FIG. 4 shows a simplified display screen in general interlace, and the numbers in (ix) are the scanning line numbers, and scanning line (1) and (v) are displayed in odd field periods. The scanning lines (v) to (ix) are displayed during even field periods.

これに対し、受像管（３）における垂直走査周波数は標
準値（’；　５９．９４Ｈｚ　）とし、水平周波数を２
倍（’ｌ：１５．７３４　ｋＨｚ　ｘ　２）にして表示
を行うと、そのラスタ（走査線）は第５図にボすように
なり、これは奇数フィールドでも偶数フィールドでも同
じである。すなわち、ノンインターレースの画面となる
。On the other hand, the vertical scanning frequency in the picture tube (3) is set to the standard value ('; 59.94Hz), and the horizontal frequency is set to 2.
When the frequency is doubled (15.734 kHz x 2), the raster (scanning line) becomes blurred as shown in FIG. 5, and this is the same for both odd and even fields. In other words, the screen is non-interlaced.

従って、このノンインターレース肉面の左上のＡの期間
、右上の２の期間、左下のＺの期間、右ドＡの期間に、
ＲＡＭ（１６）の領域＃０〜＃３からデコードした表示
信号Ｒ−Ｙを受像管（３）に供給すれば、第３１！ｌの
マルチ画面を実現できることになる。Therefore, in the period A in the upper left of this non-interlaced meat surface, the period 2 in the upper right, the period Z in the lower left, and the period A in the right,
If the display signal RY decoded from areas #0 to #3 of the RAM (16) is supplied to the picture tube (3), the 31st! This means that it is possible to realize 1 multi-screen.

そして、このとき、ＲＡＭ（１６）の領域＃０〜＃３か
らページ単位で表示データ（＃０）〜（＃３）を読み出
せば、コントローラ（１８）からはページ単位で表示信
号Ｒ−Ｙが得られるので、この表示信号Ｒ−Ｙをバッツ
ァメモリでマルチ画面表示用に変換Ｊ−ればよい。At this time, if the display data (#0) to (#3) are read out page by page from areas #0 to #3 of the RAM (16), the controller (18) sends the display data RY to page by page. can be obtained, so it is sufficient to convert this display signal RY using the Batza memory for multi-screen display.

また、マルチ画面（第３図及び第５図）では、水平走査
周波数は標準値の２倍であると共に、そのマルチ画面の
１本の走査線に、通常の画面の走査線の２本分を表示す
るのであるから、マルチ画面における表示速度は、通水
の画面の４（Ｐｒになる。In addition, in multi-screens (Figures 3 and 5), the horizontal scanning frequency is twice the standard value, and one scanning line of the multi-screen includes two scanning lines of a normal screen. Therefore, the display speed on the multi-screen is 4 (Pr) of the water flow screen.

従っ°ζ、バッツァメモリには標準の速度で表示信号を
岩き込み、受像管（３）の垂直及び水平走査に同期して
４倍の速度で読み出しを行えはよいごとになる。Therefore, it would be a good idea to input display signals into the Bazza memory at the standard speed and read them out at four times the speed in synchronization with the vertical and horizontal scanning of the picture tube (3).

実施例 すなわち、第１図におい”ζ、（３１）はマルチ画面表
不用の同期パルス形成回路を小し、これには形成回路（
４）からパルスＶｏ　、　Ｉ（ｏ　、　ＣＫが（Ｊｔ給
さ−れてこれらに同期したパルスＳ　Ｖ　［Ｊ、　ＷＨ
Ｄ　。In the embodiment, "ζ" (31) in FIG.
4), the pulses Vo, I(o, CK are fed (Jt) and the pulses S V [J, WH
D.

Ｑ　ＣＫが形成される。この場合、パルスＳ　Ｖ　ｏ　
。QCK is formed. In this case, the pulse S V o
.

Ｗ　Ｈｏは第５図のノンインターレースのラスタを形成
１′るための垂直及び水平同期パルスであめ、パルスＳ
Ｖｏは偶数フィールド期間にはパルスＶＤと同じである
が、奇数フィールド期間には％水平期間だけ位相が遅れ
たものであり、また、パルスＷ　Ｈｏは、パルスＩ（Ｄ
の２倍の周波数のパルスである。さらに、パルスＱＣＫ
は、パルスＣＫの４倍の周波数で所定の位相のクロック
ごある。W Ho is the vertical and horizontal synchronizing pulses for forming the non-interlaced raster shown in FIG.
Vo is the same as pulse VD during the even field period, but is delayed in phase by % horizontal period during the odd field period, and the pulse W Ho is the same as the pulse I(D
This is a pulse with twice the frequency of . Furthermore, pulse QCK
is a clock with a predetermined phase and a frequency four times that of the pulse CK.

そして、パルスＳ　Ｖ’ｏ　、　Ｗ　Ｈｏが偏向回路（
５）に供給され、マルチ画面表示時には、受像管（３）
には第５図に示すようにノンインターレースのラスタが
形成される。Then, the pulses S V'o and W Ho are connected to the deflection circuit (
5), and during multi-screen display, the picture tube (3)
A non-interlaced raster is formed as shown in FIG.

また、（３２）はアドレス形成回路を示し、この形成回
路（３２）によりＲＡＭ（１６）の領域＃０〜＃３をセ
レクトする上位２ビツトのアドレス信号が形成される。Further, (32) indicates an address forming circuit, and this forming circuit (32) forms an address signal of upper 2 bits for selecting areas #0 to #3 of the RAM (16).

このため、この形成回路（３２）は例えば４進カウンク
により構成され、パルスｖＤがカウント人力として供給
されて第６図Ａに示すように１フイ一ルド期間ごとに「
１」づつインクリメントされると共に、１〜０」から「
３」までの間を繰り返えし変化する２ビツトのカウント
出力ＨＡが取り出され、この信号ＨＡが、コントローラ
（１７）を通じてＲＡ（１６）にその読み出しアドレス
の上位２ビツトとして供給される。For this purpose, this forming circuit (32) is constituted by, for example, a quaternary counter, and the pulse vD is supplied as a counting power, and as shown in FIG.
It is incremented by 1, and changes from 1 to 0 to
A 2-bit count output HA that repeatedly changes up to 3'' is taken out, and this signal HA is supplied to the RA (16) through the controller (17) as the upper two bits of the read address.

従って、ＲＡＭ（１６）からは第６図Ｂに示すように、
領域＃０〜＃３の表示データ（＃０）〜（＃３）が１ペ
一ジ分づつ順番に、かつ、繰り返えしζ取り出される。Therefore, as shown in FIG. 6B, from the RAM (16),
Display data (#0) to (#3) of areas #0 to #3 are sequentially and repeatedly extracted one page at a time.

そして、このデータ（＃０）〜（＃３）はコントローラ
（１８）に供給されているので、コントローラ（１８）
からは第６図Ｃに示すように、データ（＃０）〜（＃３
）をデご」−ドした表示信Ｊｊ＋Ｒｏ　”Ｙｏ　、　　
Ｒｓ　〜Ｙｚ　、　　Ｒ２〜Ｙ２．Ｒ３〜Ｙ３が１ペ一
ジ分つつ順番に、かつ、繰り返えし取り出される。Since this data (#0) to (#3) is supplied to the controller (18), the controller (18)
As shown in Figure 6C, data (#0) to (#3
) is displayed.Jj+Ro"Yo,
Rs~Yz, R2~Y2. R3 to Y3 are taken out one page at a time in order and repeatedly.

なお、この信号Ｒｉ　−Ｙｉ　　（ｉ−０〜３）の速度
は、通常の画面表示時のそれと同じであり、通常の画面
表示と異なるのは、信号Ｒｉ〜Ｙ１の内容が領域＃０〜
＃３に対応して４ベージつつ繰り返えされている点だけ
である。従って、第１図において、鎖線よりも左側の部
分は、一般のテレビ文字多重放送受信機と同一であり、
そのシステム構成およびＲＯＭ（１２）のプログラムな
どに制限はない。Note that the speed of this signal Ri -Yi (i-0 to 3) is the same as that during normal screen display, and the difference from normal screen display is that the content of signals Ri to Y1 is in areas #0 to
The only point is that it is repeated 4 pages corresponding to #3. Therefore, in FIG. 1, the part to the left of the chain line is the same as a general TV teletext receiver,
There are no restrictions on the system configuration or the program in the ROM (12).

マタ、（２１）　、　　（２２）はバソフプメモリをン
ドし、このメモリ　（２１）　、　　（２２）は、信号
Ｒｉ〜Ｙｉの４ページを１組として交互に書き込み及び
疏め出しが行われるものである。このため、メモリ　（
２１）　。(21) and (22) are bass memories, and these memories (21) and (22) are used to alternately write and start the four pages of signals Ri to Yi as one set. . For this reason, memory (
21).

（２２）はＲＡＭ（１６）に等しい容量、すなわち、第
２図に示すように４ペ一ジ分の領域＃０〜＃３を有し、
コントローラ（１８）からの信号Ｒ４＝Ｙｉが共通に供
給されると共に、メモリ　（２１）　、　　（２２）の
出力はセレクタ（２３）の人力Ａ、Ｂに供給される。そ
して、セレクタ（２３）の出力がランチ（２４）を通じ
てビデオ回路（２）に供給される。(22) has a capacity equal to that of RAM (16), that is, an area #0 to #3 corresponding to four pages as shown in FIG.
The signal R4=Yi from the controller (18) is commonly supplied, and the outputs of the memories (21) and (22) are supplied to the inputs A and B of the selector (23). The output of the selector (23) is then supplied to the video circuit (2) through the launch (24).

さらに、（３３）は書き込みアドレス形成回路を示し、
この形成回路（３３）には信号ＨＡ及びパルスＶｏ　、
　　ＨＤ　、ＣＫが１３（給されてこれらに同期して変
化するメモリ　（２１）　、　　（２２）の書き込みア
ドレス信号ＷＲＡＤが形成される。この場合、この信号
Ｉｔ）ｆ＾Ｄの上位２ヒツトは信号ＨＡそのものであり
、従っ°Ｃ２この上位２ビツトによりメモリ　（２１）
　。Furthermore, (33) shows a write address forming circuit,
This forming circuit (33) includes a signal HA and a pulse Vo,
The write address signals WRAD of the memories (21) and (22) which change in synchronization with HD and CK are supplied (13) are formed. In this case, the upper two hits of this signal It) f^D are the signal It is the HA itself, so the upper 2 bits of °C2 allow memory (21)
.

（２２）の領域＃０へ・＃３がセレクトされる。また、
信号ＷＲＡＤの一ト位ビットは、領域＃０〜　＃３内に
おけるアドレスを指定するもので、この下位ビットはコ
ントローラ（１８）からの信号Ｒｉ−Ｙｉの１ビツト（
１ドソド）ごとに変化するものである。(22) To area #0/#3 is selected. Also,
The first bit of the signal WRAD specifies an address within areas #0 to #3, and this lower bit specifies the 1st bit of the signal Ri-Yi from the controller (18).
It changes every 1 dosodo).

また、（３４）は読み出しアドレス形成回路を示し、こ
の形成回路（３４）にはパルスＳ　ＶＤ　、　ＷＨｏ　
。Further, (34) indicates a read address forming circuit, and this forming circuit (34) has pulses S VD , WHo
.

ＱＣＫが供給されてメモリ　ｔ２１）　、　　（２２）
の読み出しアドレス信号ＲＤＡＤが取り出される。この
信号ＲＤＡＤは、パルスＳＶｏ　、ＷＨＤ　、ＱＣＫに
同期し、書き込みアドレス信Ｊｉ＋讐ＲＡＤの４．　（
ｌ’ｉの速度で、かつ、所定の順序で変化する信号であ
る。QCK is supplied to the memory t21), (22)
A read address signal RDAD is taken out. This signal RDAD is synchronized with the pulses SVo, WHD, and QCK, and the 4. (
It is a signal that changes at a speed of l'i and in a predetermined order.

そして、形成回路（３３）　、　　（３４）からのアド
レス信号ＷＲＡＤ、　ＲＯＡＤがセレクタ（４１ンの入
力Ｂ、八に供給され、そのセレクト出力がメモリ　（２
１）に供給される。ざらに、形成回路（３３）　、　　
（３４）からのアドレス信号ＷＲ／１０．　ｌ’１ＤＡ
Ｄかセレクタ　（４２）の人力Ａ、Ｂに供給され、その
セレクト出力がメ七り　（２２）に供給される。The address signals WRAD and ROAD from the formation circuits (33) and (34) are supplied to the inputs B and 8 of the selector (41), and the select output is sent to the memory (2).
1). Roughly, formation circuit (33),
(34) address signal WR/10. l'1DA
D is supplied to the human power A and B of the selector (42), and its selection output is supplied to the selector (22).

また、（３５）はライト信号形成回路を小し、この形成
回路（３５）ニはパルスＶｏ、ＨＤ、ＣＫが供給されて
これらに同期して変化し、コントローラ（１８）からの
信号Ｒｉ”Ｙｉを１ビツトづつメモリ　（２１）または
（２２）に書き込むためのライト信号ＷＲＥとメモリ　
（２１）または（２２）の舊き込みを禁止するライトデ
ィスイネーブル信号ＷＲＤとが形成される。さらに、（
３６）はリード信号形成回路を示し、この形成回路（３
６）にはパルスＳＶｏ　、ＷＨｏ　、ＱＣＫが供給され
てこれらに同期して変化し、メモリ　（２１）または（
２２）から信号Ｒｉ”Ｙｉを、書き込み時の４倍の速度
で１ビツトづつ読み出すためのリード信号ＲＤＥと、メ
モリ　（２１）または（２２）からの読み出しを禁止す
るリードディスイネーブル信号ＲＤＤとが形成される。Further, (35) is a write signal forming circuit, and this forming circuit (35) is supplied with pulses Vo, HD, and CK, changes in synchronization with these, and outputs a signal Ri''Yi from the controller (18). Write signal WRE and memory for writing 1 bit at a time to memory (21) or (22)
A write disable signal WRD is generated to inhibit the operation of (21) or (22). moreover,(
36) shows a read signal formation circuit, and this formation circuit (3
6) is supplied with pulses SVo, WHO, QCK and changes in synchronization with these, and the memory (21) or (
A read signal RDE for reading the signal Ri"Yi from the memory (22) one bit at a rate four times faster than writing, and a read disable signal RDD for prohibiting reading from the memory (21) or (22) are formed. be done.

そして、信号ＷＲＥ、ＷＲＤがセレクタ（４３）の人力
Ａ、Ｂに供給され、そのセレクト出力がメモリ　（２１
）　、　、　（２２）にライト人力として供給されると
共に、信号ＲＤＥ；　ＲＤＤがセレクタ（４４）の入力
Ｂ、Ａに供給され、そのセレクト出力がメモリ　（２１
）　、　　（２２）にリード入力として供給される。Then, the signals WRE and WRD are supplied to the human power A and B of the selector (43), and the select output is the memory (21
), , (22) as the light input, and the signal RDE;
) and (22) as lead inputs.

また、形成回路（３６）においては、ランチ（２４）の
ラッチパルスＬ　ＣＨも形成されてランチ（２４）に供
給される。Further, in the forming circuit (36), the latch pulse LCH of the launch (24) is also formed and supplied to the launch (24).

さらに、（３７）はデコーダを示し、このデコーダ（３
７）には形成回路（３２）を構成するカウンタのキャリ
出力、または信号ＨＡが供給され“ζ第６図りに示すよ
うに、信号ＨＡの１巡ごとにレヘルの反転するセレクト
信号５ＬＣＴが取り出され、この信号５ＬＣＴがセレク
タ（２３）　、　　（４１）〜（４４）にセレクト人力
として供給される。Furthermore, (37) indicates a decoder, and this decoder (37)
7) is supplied with the carry output of the counter constituting the forming circuit (32) or the signal HA, and as shown in the sixth diagram, a select signal 5LCT in which the level is inverted is taken out every round of the signal HA. , this signal 5LCT is supplied to the selectors (23), (41) to (44) as selection power.

このような構成によれば、第６図Ｂ、ＣにボずようニＲ
ＡＭ　（１６）　（７＋領域＃ｏ〜＃３の表ｉＩ（デー
タ（＃０）〜（＃３）から表示信号）＜ｉへ・Ｙｉがデ
コードされてメモリ　（２１）　　、　　（２２）に供
給されている。According to such a configuration, in FIG.
AM (16) (7+Table iI of areas #o to #3 (display signal from data (#0) to (#3)) < i - Yi is decoded and supplied to memories (21) and (22) ing.

そして、第６図りに小ずように、５ＬＣＴ−“０゛の期
間Ｔ１には、セレクタ（４１）〜（４４）において例え
ばＹ＝Ｂ、Ｙｌ−Ａ、Ｙ２−Ｂとなる。従って、形成回
路（３３）がらの書き込めアドレス信号−ＲＡＤがセレ
クタ（４１）を通じてメモリ　（２１）に供給されると
共に、形成回路（３５）　、　　（３６）からのライト
信号ＷＲＥ及びリードディスイ不−プル１ｇ号ＲＤＤが
メモリ　（２Ｉ）に供給されるので、第６図已に示すよ
うに、期間′１゛１には、信号Ｒｉへ・Ｙｉがメモリ（
２１）ノ領域＃　Ｏ”・＃　３　ニ１−”　−シ分づつ
書き込まれる。Then, as shown in the sixth diagram, during the period T1 of 5LCT-"0", for example, Y=B, Yl-A, Y2-B in the selectors (41) to (44). Therefore, the forming circuit (33) The blank write address signal -RAD is supplied to the memory (21) through the selector (41), and the write signal WRE and read disable address signal -RAD from the forming circuits (35) and (36) are supplied to the memory (21). is supplied to the memory (2I), so as shown in FIG.
21) Areas #O" and #3 are written one by one.

また、５ＬＣＴ−“１゛分期間Ｔ２には、セレクタ（４
１）〜（４４）においてＹ＝Ａ、Ｙｌ　＝Ｂ、Ｙ２　＝
Ａとなる。従って、書き込みアドレス信号ＷＲＡＤがセ
レクタ（４２）を通じてメモリ　（２２）に供給される
と共に、ライト信号ＷＲＥ及びリードディスイネーブル
信号ＲＤＤがセレクタ（４３）　、　　（４４）を通じ
゛ζメモリ　（２２）に供給されるので、第６図Ｆに示
すように、期間Ｔ２には、信号Ｒｉ”Ｙｉがメモリ（２
２）の領域＃Ｏ〜＃３に１ペ一ジ分づつ書き込まれる。In addition, during the 5LCT-“1 minute period T2, the selector (4
In 1) to (44), Y=A, Yl=B, Y2=
It becomes A. Therefore, the write address signal WRAD is supplied to the memory (22) through the selector (42), and the write signal WRE and read disable signal RDD are supplied to the 'ζ memory (22) through the selectors (43) and (44). Therefore, as shown in FIG.
2) is written one page at a time in areas #O to #3.

こうして、表示信号Ｒｉ−Ｙｉは、４ページを１組とし
てその１組ごとにメモリ　（２１）　、　　（２２）に
交互に書き込まれていく。In this way, the display signals Ri-Yi are alternately written into the memories (21) and (22) for each set of four pages.

そして、これと同時に、期間Ｔ２には、形成回路（３４
）からの読み出しアドレス信号ＲＤＡ口がセレクタ（４
］）を通じてメモリ　（２１）に供給されると共に、形
成回路（３５）　、　　（３６）からのライトディスイ
ネーブル信号ＷＲＤ及びリード信号ＲＤＥがセレクタ（
４３）　、　　（４４）を通じてメモリ　（２１）に　
　。At the same time, during period T2, the formation circuit (34
) The read address signal RDA port from the selector (4
)), and the write disable signal WRD and read signal RDE from the formation circuits (35) and (36) are supplied to the memory (21) through the selector (
43), to memory (21) through (44)
.

供給されるので、第６図Ｅにボずように、メモリ（２１
）からは期間Ｔ２に書き込まれた（ｊ（号Ｒｉ〜Ｙｉが
読み出される。As shown in Figure 6E, the memory (21
), (j (numbers Ri to Yi) written in period T2 are read out.

ただし、この場合、そのアドレス信号ＲＤＡＤ及びリー
ド信Ｊ＋ＲＤＥは、■き込め時の４倍の速度で変化して
いるので、メモリ　（２１）からの信号Ｒｉ〜Ｙｉは書
き込み時の４倍の速度となっている。However, in this case, the address signal RDAD and read signal J+RDE are changing at four times the writing speed, so the signals Ri to Yi from the memory (21) are changing at four times the writing speed. It has become.

また、このとき、アドレス信号ＲＤ　八１１を所定の順
次で変化させることにより、第５図の走査線輪）〜（夏
に）の間に、メモリ　（２１）の領域＃０．ｔｌｌ。At this time, by changing the address signal RD811 in a predetermined sequence, the memory (21) area #0. tll.

＃０．　＃１．　　・・・、＃２．創３．＃２．１３゜
・・・の順に信号Ｒｉ＝Ｙｉが読み出され、場なわぢ、
第３図において走査線が受像管（３１のスクリーン（３
Ｓ）の左上のＡの期間には信号Ｒｏ＝Ｙθが統み出され
、右上のＡの期間には信号Ｒｘ〜Ｙ１が読み出され、左
下の期間には他匂Ｒ２〜Ｙ２が読み出され、右］・の期
間には信号■＜３〜Ｙ３が読め出される。そして、この
読み出された（Ｍ　””ｒ’　Ｒｉ〜Ｙｉが、セレクタ
（２３）及びランチ（２４）を通じてビデオ回路（２）
に供給される。#0. #1. ..., #2. Creation 3. Signals Ri=Yi are read out in the order of #2.13°...,
In Fig. 3, the scanning line is the screen of the picture tube (31).
In the period A in the upper left of S), the signal Ro=Yθ is read out, in the period A in the upper right, signals Rx to Y1 are read out, and in the lower left period, signals R2 to Y2 are read out. , right]. Signals ■<3 to Y3 are read out during the period. Then, the read (M""r' Ri to Yi) is sent to the video circuit (2) through the selector (23) and launch (24).
supplied to

また、期間Ｔ１には、第６図Ｆに不ずように色男・ＲＤ
ＡＤ、　　Ｒ１）Ｅ、　ＷＲＤによりメモリ　（２２）
から信号Ｒ４〜Ｙｉが同様に読み出され、セレクタ（２
３）及びランチ（２４）を通してビデオ回路（２）に供
給される。Also, in period T1, as usual in Figure 6F, the attractive man/RD
AD, R1) Memory by E, WRD (22)
Similarly, signals R4 to Yi are read out from the selector (2
3) and is supplied to the video circuit (2) through the launch (24).

従って、受像管（３）のスクリーン（３Ｓ）には、第３
図に示すように、４ペ一ジ分の文字放送が２に縮小され
°ζ同時に表示される。Therefore, the screen (3S) of the picture tube (3) has a third
As shown in the figure, 4 pages of teletext are reduced to 2 and displayed simultaneously.

こっし“ζ、この発明によれば、マルチ画面表示を実現
できるが、この場合、特にこの発明によれば、第１図に
おいζ、鎖線よりも左側の回路は従来の文字放送受信機
そのものであり、これはとのようなものでもよく、鎖線
より右側の回路を単に追加するだけでよい。しかも、こ
の追加回路も構成が簡単であり、特別に複雑な回路を必
要としない。According to this invention, multi-screen display can be realized, but in this case, especially according to this invention, the circuit on the left side of the chain line in FIG. 1 is the conventional teletext receiver itself. This can be something like , just by adding the circuit on the right side of the chain line.Furthermore, this additional circuit is also simple in configuration and does not require a particularly complicated circuit.

また、鎖線よりも左側の回路をあらかじめ考慮しておけ
ば、形成回路（３１）　、　　（３３）〜（３６）のか
なりの部分を共通化できる。Furthermore, if the circuits on the left side of the chain line are considered in advance, a considerable portion of the forming circuits (31) and (33) to (36) can be made common.

なお、上述においては、メモリ　（２１）　、　　（２
２）にアクセスする信号Ｒ４”Ｙｉのそれぞれはシリア
ル信号であるが、パラレル信何とずれは、メ七り　（２
１）　、　　（２２）として低速のものを使用できる。Note that in the above description, memories (21), (2
Each of the signals R4"Yi accessing 2) is a serial signal, but the difference between parallel signals and
As 1) and (22), low-speed ones can be used.

発明の効果 第１図の鎖線よりもる例の回路を追加するた（Ｊでマル
チ画面表示かできる。しかも、その追加回路も構成が簡
単であり、特別に複鮪な回路を必要としない。Effects of the Invention By adding a circuit other than the chain line in FIG. 1, multi-screen display can be performed using J.Moreover, the additional circuit has a simple configuration and does not require a particularly complex circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一例の系統図、第２図〜第６図はそ
の説明のための図である。 α０）はマイコン、（２１）　、　　（２２）はハソソ
アメ七り、（３３）〜（３６）は信号形成回路である。FIG. 1 is a system diagram of an example of the present invention, and FIGS. 2 to 6 are diagrams for explaining the same. α0) is a microcomputer, (21) and (22) are cypresses, and (33) to (36) are signal forming circuits.

Claims (1)

【特許請求の範囲】[Claims] 受像管に対してノンインターレースの偏向を行うと共に
、ビデオＲＡＭから複数ページ分の表示信号を繰り返え
し取り出し、この取り出された表示信号を、上記複数ペ
ージ分の容量を有する第１及び第２のメモリに変幻−に
書き込むと共に、この第１及び第２のメモリのうち、書
き込みの行われていないメモリから上記表示信号を上記
ページ数に対応した速度で交互に読み出し、この読み出
された表示信号を上記受像管に供給してこの受像管のス
クリーン上に上記複数のベージの画面を縮小して同時に
表示するようにした表示回路。While performing non-interlaced deflection on the picture tube, display signals for multiple pages are repeatedly extracted from the video RAM, and the extracted display signals are transferred to the first and second channels having a capacity for the multiple pages. At the same time, the display signal is read out alternately from the memory to which writing has not been performed between the first and second memories at a speed corresponding to the number of pages, and the read display is A display circuit for supplying a signal to the picture tube to simultaneously display the plurality of pages in reduced size on the screen of the picture tube.