JPS59196626A - Output circuit suppressing through-current - Google Patents

Abstract

PURPOSE:To obtain an output circuit suppressing a through-current without decreasing the operating speed by connecting an N type depletion FET to each input side of a series circuit comprising P and N enhancement FETs. CONSTITUTION:The P enhancement FETQP and the N enhancement FETQN are connected in series and a common connecting point of both FETs is taken as an output terminal. N depletion FETs Q1, Q2 whose gate and source are connected are connected respectively to a gate of each FET. Then, the FETs QP and QN are not turned on at the same time, the operating time is decreased and the through-current is suppressed.

Description

【発明の詳細な説明】 （発明の属する技術分野ン 本発明は出刃回路特に貫通電流を抑止した出刃回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical field to which the invention pertains) The present invention relates to a blade circuit, and particularly to a blade circuit in which through-current is suppressed.

（従来技術） 従来の出刃回路は、第１図に示すように、電源端子ＶＤ
Ｄと接地端子ＧＮＤ間にＰ−型エンノ）ンスメント電界
効果トランジスタ（Ｐ−ＥＦＥＴという。）ＱＰ　とＮ
−型エンノ）ンスメンレトラ／ジスク（Ｎ−ＥＦＥＴと
いう。）ＱＮを直列に挿入し、Ｐ−ＥＦＥＴＱＰのソー
スをＶＤＤに、Ｎ−ＥＦ’ＥＴＱＮのソースをＧＮＤに
接続し、Ｐ−ＥＦＥＴＱＰのドレインとＮ−ＥＦＥＴＱ
Ｎのドレインの共通接続点を出力端子ｖＯとし、谷のト
ランジスタのゲート’ｔそれぞれ人力端子Ｖ１１．　Ｖ
１２としている。(Prior art) As shown in Fig. 1, the conventional Deba circuit has a power terminal VD.
A P-type enforcement field effect transistor (referred to as P-EFET) QP and N are connected between D and the ground terminal GND.
-type encoder/disc (referred to as N-EFET) QN is inserted in series, the source of P-EFETQP is connected to VDD, the source of N-EF'ETQN is connected to GND, and the drain of P-EFETQP and N -EFETQ
The common connection point of the drains of N is set as the output terminal vO, and the gates of the transistors in the valley 't are respectively connected to the human power terminals V11. V
It is set at 12.

この従来の出刃回路のＤＣ的な動作を考えると、ＦＥＴ
ＱＰ、ＱＮのゲートに、それぞれ人力される入力信号ｆ
３１．８２が、“Ｈ“レベルになると、ＱＮはオン状態
ｉ　Ｑｐはオフ状態となり、出刃端子ｖ０はＬ“レベル
となり、人力信号Ｓｌ、８２が“Ｌ”レベルになるとｋ
　ＱＮはオフ状態、ＱＰはオン状態となＶ、出刃端子ｖ
Ｏは“Ｈ“レベルとなる。Considering the DC operation of this conventional Deba circuit, the FET
Input signal f that is input manually to the gates of QP and QN, respectively.
31. When 82 goes to the "H" level, QN goes to the on state i, Qp goes to the off state, the blade terminal v0 goes to the "L" level, and when the human power signal Sl, 82 goes to the "L" level, k
QN is off and QP is on.V, blade terminal v
O becomes "H" level.

又、人力信号Ｓ１が“Ｈ“レベル、８２が“Ｌ“レベル
になるとＱＰ、ＱＮともにオフ状態となり、出刃端子ｖ
Ｏは高インピーダンス状態となる。したがって、入力信
号Ｓ１，８２のいずれの状態においても、ＶＤＤ−ＧＮ
Ｄ間にはＤＣ的な径路がないため、電源電流■０は流れ
る事はない。ただし。Also, when the human power signal S1 goes to "H" level and the signal 82 goes to "L" level, both QP and QN turn off, and the blade terminal v
O becomes a high impedance state. Therefore, in either state of input signals S1 and 82, VDD-GN
Since there is no DC-like path between D, the power supply current ■0 does not flow. however.

出力端子ｖＯより出力電流を取り出す場合は、当然電源
電流は流れるが、通常出刃端子ＶＯに接続される素子の
入力インピーダンスはほぼ無限大であるので、電源電流
■０は流れ々いと考えられる。When an output current is taken out from the output terminal VO, the power supply current naturally flows, but since the input impedance of the element connected to the output terminal VO is almost infinite, it is thought that the power supply current 0 flows only a little.

一方、ＡＣ的な動作を考えると、大力信号８１゜８２が
、“Ｈ″ルベルら“Ｌ″ルベル又は、″Ｌ″レベルから
“Ｈ″ルベル変化する場合、過渡的には、人力信号Ｓ１
．８２は同時に“Ｈ”レベルでも“Ｌ“レベルでもない
中間レベルとなる八め、ＦＥＴＱＰ、ＱＮが同時にオン
状態となり、ＶＤＤ　−Ｇ　Ｎ　Ｄ間にパルス状に貫通
電流工８が流れる。又、出力端子ＶＯには、配線容量や
ＶＯに接続された素子の大力容量等がつくので、等測的
には容量ＣＯがＧＮＤ−出力端子ｖＯ間に接続されてい
る事になるので出刃端子ｖＯが“Ｌ“レベルから“Ｈ“
レベルとなるとき、前記容量ＣＯを充電するための電流
ＩＯが電源より流れる。したがって、電源電流ＩＯは、
Ｉｏ二１８　＋ｊ　ｏ　　となろう容量ＣＯは実際には
数十ＰＦと小容量であるため、■ｓ　））　ｉ　６　　
となり、第３図に示すような波形となる。On the other hand, considering AC operation, when the large force signals 81 and 82 change from "H" level to "L" level, or from "L" level to "H" level, transiently, the human force signal S1
．． At the same time, FET QP and QN are turned on at the same time, and the through current 8 flows in a pulsed manner between VDD and GND. Also, since the output terminal VO has the wiring capacitance and the large capacitance of the element connected to VO, isometrically, the capacitance CO is connected between GND and the output terminal vO, so the Deba terminal vO goes from “L” level to “H”
When the level is reached, a current IO for charging the capacitor CO flows from the power supply. Therefore, the power supply current IO is
Since the capacitance CO that would be Io218 +j o is actually a small capacity of several tens of PF, ■s )) i 6
This results in a waveform as shown in FIG.

したがって、出刃回路の消費電力全軽減するためには、
貫通電流Ｉｓ　ｆ減少させる必要があるが、貫通電流■
ｓ　ｆ減少させるためには、ＦＥＴＱｐ。Therefore, in order to completely reduce the power consumption of the Deba circuit,
It is necessary to reduce the through current Is f, but the through current ■
To reduce s f, FET Qp.

ＱＮの入力信号Ｓ１，８２の立上り１立下り時間ｔｒ、
ｔｆ’ｉ速め％　ＱＰＩ　ＱＮが同時にオン状態となる
時間ｔＯＮを短くする、ＱＰ、　ＱＮのｇｍを小さくし
て５貫通電流工８の値金小さくする等の方法が考えられ
るが＊　ＱＰＩ　ＱＮは出刃トランジスタであるので、
動作速度や静電耐圧を確保するために、トランジスタ形
状が犬きく、　Ｑｐ、　ＱＮの入力容量は大きくなるの
で５貫通電流Ｉ８を十分小さく出来る程、前記ｔｒ、　
　ｔｆを小さくする事は困難である。又Ｉ　ＱＰＩ　Ｑ
Ｎのｇｍを小さくして貫通電流ＩＢを軽減するには、大
幅にｇｍを小さくしなければ十分な効果が得られないた
め、出刃回路の動作速度が大幅に低下することになる。Rise 1 fall time tr of input signal S1,82 of QN,
tf'i speed up % QPI QN can be considered to shorten the time tON when they are in the ON state at the same time, reduce the gm of QP and QN, and reduce the price of 5 through current work 8. Since it is a transistor,
In order to ensure operating speed and electrostatic withstand voltage, the transistor shape is narrow and the input capacitances of Qp and QN are large, so the tr,
It is difficult to reduce tf. Also I QPI Q
In order to reduce the through current IB by reducing the gm of N, a sufficient effect cannot be obtained unless the gm is significantly reduced, so the operating speed of the blade circuit will be significantly reduced.

（発明の目的） 本発明の目的は、従来技術のか＼る問題点に対処して、
出刃回路の動作速度を低下するＣとなく、貫通電流■８
の抑止された出刃回Ｗ＆ヲ提供することにある。(Object of the Invention) The object of the present invention is to address the problems of the prior art and to
There is no C which reduces the operating speed of the blade circuit, and the through current ■8
The aim is to provide a suppressed cutting time W&wo.

（発明の構成〕 本発明の回路は、電源端子と接地端子間に一導電型キャ
リャトランジスタと反対導電型キャリヤトランジスタを
直列接続して挿入し、該両トランジスタの共通接続点を
出刃端子とし、前記−導電型キャリヤトランジスタの制
御電極にゲートとソースが接続された反対導電をキャリ
ヤデプレッション型の第１ＦＥＴのドレインを接続し、
前記反対導電キャリヤトランジスタの制御電極にゲート
とソースが接続された反対導電型キャリヤデプレッショ
ン型の第２Ｆ’ＥＴのソースを接続し、前記第１ＦＥＴ
ソース及び前記第２ＦＥＴのドレインをそれぞれ人力端
子としたことからなっている。(Structure of the Invention) The circuit of the present invention includes a carrier transistor of one conductivity type and a carrier transistor of opposite conductivity type connected in series and inserted between a power supply terminal and a ground terminal, and a common connection point of both transistors being a deba terminal, connecting the drain of the carrier depletion type first FET to the opposite conductivity whose gate and source are connected to the control electrode of the conductivity type carrier transistor;
The source of a second F'ET of opposite conductivity type carrier depletion type, the gate and source of which are connected to the control electrode of the opposite conductivity carrier transistor, is connected to the control electrode of the first FET.
The source and the drain of the second FET are respectively human terminals.

（実施例） 以下、本発明を図面を参照して詳細に説明するっ第２図
に本発明の一実癩例の回路図を示す。(Example) The present invention will now be described in detail with reference to the drawings. FIG. 2 shows a circuit diagram of an embodiment of the present invention.

この実施例の回路は、第１図に示した従来の回路に対し
て、Ｐ−ＥＦＥＴＱＰとＮ−ＥＦ’ＥＴＱＮのゲートに
、Ｎ−型デプレッション電界効果トランジスタ（Ｎ−Ｄ
ＦＥＴという。）Ｑｌのドレイン、Ｑｚのソースがそれ
ぞれ接続され、前記Ｑｌ、Ｑ２のゲートとソースは接続
されｂ　Ｑｌのソース％Ｑ２のドレインをそれぞれ人力
端子Ｖｒｘ、　ｙＢとし、人力信号８１．８２がそれぞ
れ人力されるようにしたことからなっている。The circuit of this embodiment differs from the conventional circuit shown in FIG. 1 in that an N-type depletion field effect transistor (N-D
It is called FET. ) The drain of Ql and the source of Qz are connected, respectively, and the gates and sources of Ql and Q2 are connected, respectively. It consists of things that are made to look like this.

Ｎ−ＤＦＥＴＱＩ、Ｑｚは、ゲートとソースが接続され
ていて、ゲート−ソース間にバイアス電圧がかからない
ため、ドレインがゲート、ソースに対して高電位となる
場合Ｉ　Ｑｌｌ　Ｑｚのドレイン電流■ＤはＱｌ、Ｑ２
のピンチオフ電流ＩＤＤと等しくなジ小電流しか流れな
くなる。一方、ゲート、ソースがドレインに対して高電
位となると、実質的にはドレインがソースとして働くの
で、ドレイン電流よりはゲート−ドレイン間電圧の二乗
に比例した大電流が流れる。In N-DFETQI, Qz, the gate and source are connected and no bias voltage is applied between the gate and source, so when the drain has a high potential with respect to the gate and source, the drain current of I Qll Qz ■D is Ql ,Q2
Only a small current equal to the pinch-off current IDD will flow. On the other hand, when the gate and source have a higher potential than the drain, the drain essentially works as a source, so a large current flows that is proportional to the square of the gate-drain voltage rather than the drain current.

したがって、大力信号８１．８２が、“Ｌ″ルベルら“
Ｈ“レベルになる場合、ＡＣ的には第４図に示すように
Ｉ　Ｑｐのゲート電圧Ｖｈが“Ｈ″ルベルなるのに比べ
て、ＱＮのゲート電圧ＶＢが遅れて　ｕＨ“レベルにな
るので、　Ｑｒはほぼオフ状態と力ってからＱＮがオン
状態になり、貫通電流工８は極めて少なくなる。人力信
号５ＩＩＳ２が″Ｈ″レベルから“Ｌ”レベルになる場
合も同様にＶＢが“Ｌ″ルベルなるのに比べて、ＶＡが
遅れてＬ“レベルになるので貫通電流工８は極めて少な
くなる。又、前記ＶＡ、　ＶＢの信号の遅れはＱｌ、Ｑ
２の寸法を変える事により調整ができ、人力信号Ｓ１．
　Ｓｔの立上り、立下り時間ｔｒ。Therefore, the large force signal 81.82 is “L” Lebel et al.
When reaching the H level, in terms of AC, as shown in FIG. 4, compared to the gate voltage Vh of IQp reaching the "H" level, the gate voltage VB of QN reaches the uH level with a delay. After Qr is almost in an OFF state, QN is in an ON state, and the through current 8 becomes extremely small. Similarly, when the human input signal 5IIS2 goes from the "H" level to the "L" level, VA goes to the L level with a delay compared to when VB goes to the "L" level, so the through-current process 8 becomes extremely small. Also, the delays of the VA and VB signals are Ql and Q
Adjustment can be made by changing the dimensions of S1.
The rise and fall times tr of St.

ｔｆに対して、はぼ同等の値で十分であＬ出力回路の動
作速度を大きく損うことはない。A value approximately equal to tf is sufficient and does not significantly impair the operating speed of the L output circuit.

ＤＣ的には、大力信号Ｓ”＋　８２ト＊　前記ＶＡ、Ｖ
Ｂは同電位となるので、ＤＣ的な動作は、従来の出刃回
路と同じである。In terms of DC, the large power signal S”+82t* The above VA, V
Since B is at the same potential, the DC operation is the same as the conventional blade circuit.

々お、前述の実織例においては、トランジスタとしてエ
ンノ・ンスメント電界効果トランジスタを用いたけれど
も、Ｐ−ＥＦＥＴの代りにＰ　Ｎ　Ｐ　ノ（イボーラト
ランジスタ、Ｎ−ＥＦＥＴの代りにＮＰＮバイポーラト
ランジスタを用い、ソースをエミ・ツタ（大力電極）、
ドレインをコレクタ（出刃電極）。In the above-mentioned actual example, although an Ennomous Field Effect Transistor was used as a transistor, a PNP (Ibora transistor) was used instead of a P-EFET, and an NPN bipolar transistor was used instead of an N-EFET. , the source is Emi Tsuta (large power electrode),
The drain is the collector (deba electrode).

ゲートをベース（制御電極）と置き替えれば全く同様に
本発明を適用できることは言うまでもない。It goes without saying that the present invention can be applied in exactly the same way if the gate is replaced with the base (control electrode).

（発明の効果） 以上詳細に説明した様に、本発明によれば、−導電型キ
ャリヤトランジスタの制御電極に反対導電型キャリヤデ
プレッション型の電界効果トランジスタＱｌのドレイン
を接続し２反対導電型キャリヤトランジスタのゲートに
１反対導電型キャリヤデプレッション型の電界効果トラ
ンジスタＱ２のソース全接続し、前記Ｑｌ、Ｑ２のゲー
トとソースを接続しｈ　Ｑｌ　のソースｓ　Ｑ２のドレ
インに大力信号８１．８２を大力することによ凱へ〇動
作においても、前記−導電をキャリヤトランジスタと前
記反対導電型キャリヤトランジスタが同時にオン状態と
なることがほとんど無くなり、しかも前記Ｑｌ、　Ｑ２
の寸法全考慮することにより、スイッチング時間を短縮
できるので、動作速度を低下することなく５貫通電流を
抑止した出刃回路を提供することが出来るっ(Effects of the Invention) As explained in detail above, according to the present invention, the drain of the field effect transistor Ql of the opposite conductivity type carrier depletion type is connected to the control electrode of the − conductivity type carrier transistor, and the two opposite conductivity type carrier transistors Connect all the sources of a field effect transistor Q2 of opposite conductivity type carrier depletion type to the gate of h, connect the gates and sources of Ql and Q2, and apply a large power signal 81.82 to the source of Ql and the drain of Q2. Even in the operation, the negative conductivity carrier transistor and the opposite conductivity type carrier transistor are almost never turned on at the same time, and the Ql and Q2
By taking all the dimensions into account, switching time can be shortened, making it possible to provide a cutting circuit that suppresses through-current without reducing operating speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の一例を示す回路図、第２図は本発明の一
実施例を示す回路図、第３図は従来例の動作波形の一例
を示す図、第４図は本発明の一実施例の動作波形の一例
を示す図である。 図において、ＱＰ・・・・・・Ｐ−型エンハンスメント
電界効果トランジスタｔ　ＱＮ・・・・・・Ｎ−型エン
ハンスメント電界効果トランジスタ＊　Ｑｌｌ　Ｑ２・
・・・・・Ｎ−型デプレッション電界効果トランジスタ
、　Ｖｌｌ。 ｖ１２・・・・・・入力端子、ＶＯ・・・・・・出力端
子、　ＶＤＤ・・・・・・電源端子、ＧＮＤ・・・・・
・接地端子、　Ｓｌ、　Ｓｚ・・・・・・人力信号。 第１図　　　　　　第２図 第３　図 心４　図Fig. 1 is a circuit diagram showing an example of the conventional example, Fig. 2 is a circuit diagram showing an embodiment of the present invention, Fig. 3 is a diagram showing an example of operating waveforms of the conventional example, and Fig. 4 is a circuit diagram showing an example of the present invention. It is a figure which shows an example of the operation waveform of an Example. In the figure, QP...P-type enhancement field effect transistor t QN...N-type enhancement field effect transistor* Qll Q2.
...N-type depletion field effect transistor, Vll. v12...Input terminal, VO...Output terminal, VDD...Power supply terminal, GND...
・Ground terminal, SL, Sz...Human signal. Figure 1 Figure 2 Figure 3 Centroid 4 Figure

Claims (1)

【特許請求の範囲】[Claims] 電源端子と接地端子間に一導電型キャリャトランジスタ
と反対導電型キャリヤトランジスタ’ｔ−ｉｆ列接続し
て挿入し、該両トランジスタの共通接続点を出力端子と
し、前記−導電型キャリヤトランジスタの制御電極にゲ
ートとソースが接続された反対導電型キャリャデプレヅ
ション型の第１電界効果トランジスタのドレインを接続
し、前記反対導電キャリヤトランジスタの制御電極にゲ
ートとソースが接続された反対導電型キャリヤデプレッ
ション型の第２電界効果トランジスタのソースを接続し
、前記第１電界効果トランジスタのソース及び前記第２
電界効果トランジスタのドレインをそれぞれ人力端子と
したことを特徴とする貫通電流を抑止し比出力回路。A carrier transistor of one conductivity type and a carrier transistor of the opposite conductivity type are connected and inserted in a 't-if series between a power supply terminal and a ground terminal, a common connection point of both transistors is used as an output terminal, and the -conductivity type carrier transistor is controlled. an opposite conductivity type carrier whose gate and source are connected to the electrode of a first field effect transistor of an opposite conductivity type carrier depletion type, and whose gate and source are connected to the control electrode of the opposite conductivity carrier transistor; A source of a second depression type field effect transistor is connected to the source of the first field effect transistor and the second field effect transistor.
A specific output circuit for suppressing through current, characterized in that the drains of field effect transistors are each made into a human terminal.