JPS59195756A - Data transfer system - Google Patents

Abstract

PURPOSE:To transfer data from an external file memory to a tranfer destination processor in a high speed with a high reliability by providing a means which checks error only for a data block according with the request of the processor itself. CONSTITUTION:Data groups which should be supplied to processors 1001, 1002- are stored in the state, where error check CHB is added to every file data, in an external file memory EM102. When processors 1001-100n send EM102 access request information, data groups are sent as a data block (ADDR, DATA, CHB) to the processor group under the control of a read control part CTL104. The processor 100i receives this data block and discriminates whether this data block accords with the request of the processor itself or not. If it accords with the request, the data block is taken in to perform error check; but if it does not accord, the input data block is transmitted to the succeeding processor 100i+1 in the through mode as it is.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数のプロセッサがデータ転送路を介し縦列接
続されて、これら各プロセッサが共通の外部メモリから
それぞれ選択的にデータを受けるシステムに用いられる
データ転送方式に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention is used in a system in which a plurality of processors are connected in series via a data transfer path, and each of these processors selectively receives data from a common external memory. Regarding data transfer method.

〔従来技術とその問題点〕[Prior art and its problems]

従来、プロセッサ間のデータ移送において、例えば一方
のプロセッサ（以下ＣＰＵ　−Ａと称す）から他方のプ
ロセッサ（以下ＣＰＵ　−Ｂと称す）にデータを移送す
る際、そのデータが正しく移送されたか否かを確認する
手段としては、ＣＰＵ−ＡからＣＰＵ　−Ｂへ移送した
データを再びＣＰＵ　−ＢからＣＰＵ　−Ａヘリターン
し、移送前のデータと比較する手段、又は、ＣＰＵ−Ａ
にて転送すべきデータをすべて計算し、その計算結果を
含めたデータをＣＰＵ　−Ｂに転送して、ＣＰＵ　−Ｂ
が受信したすべてのデータを計算し、その計算結果から
判断する手段等がある。Conventionally, in transferring data between processors, for example, when transferring data from one processor (hereinafter referred to as CPU-A) to another processor (hereinafter referred to as CPU-B), it is difficult to check whether the data has been transferred correctly or not. The means for checking is to return the data transferred from CPU-A to CPU-B again from CPU-B to CPU-A and compare it with the data before transfer, or to compare the data transferred from CPU-A to CPU-A.
calculates all the data to be transferred, transfers the data including the calculation results to CPU-B, and then
There is a means for calculating all the data received by the computer and making decisions based on the calculation results.

しかしながら、転送経路に複数のゾロセッサが介在され
る際のプロセッサ間のデータ移送においては、従来、隣
接するプロセッサ間でそれぞれ確認を行ないながらデー
タが移送されることから、以下のような不都合が生じて
いた。However, when data is transferred between processors when multiple processors are involved in the transfer path, data is transferred while checking between adjacent processors, which causes the following inconveniences. Ta.

（］）転送経路中の各プロセッサにてデータの正誤確認
（データエラーチェック）処理が行なわれることから、
データ転送速度が遅くなり、しかも各プロセッサにかか
る転送処理の負相が大きく、システム全体の処理速度が
大幅に低下する。(]) Since each processor in the transfer path performs data correctness confirmation (data error check) processing,
The data transfer speed becomes slow, and the negative phase of the transfer processing applied to each processor is large, resulting in a significant reduction in the processing speed of the entire system.

（２）　　転送データのエラーチェックをノ＼−ドウエ
アにより行なう構成の場合、上記チェック機能が故障し
ている時は、確認がとれないまま正常と判断されてしま
う。(2) In the case of a configuration in which error checking of transferred data is performed by hardware, if the above checking function is out of order, it will be determined that the data is normal without being confirmed.

（３）データ供給源となるメモリにエラーが発生し所謂
メモリのビット化けが生じた場合に、ハードウェアの検
出機構がない所ではこれを検出できない。(3) If an error occurs in the memory that serves as the data supply source, resulting in so-called memory bit corruption, this cannot be detected without a hardware detection mechanism.

（４）データ転送を実行しているプログラムにバグがあ
り、誤ったデータを転送したとき、これをチェックでき
ない。(4) There is a bug in the program executing the data transfer, and when incorrect data is transferred, it cannot be checked.

このようなことから、従来では、複数のプロセッサが縦
列接続され、これら各プロセッサが共通の外部ファイル
メモリからそれぞれ選択的にデータを受ける場合におい
て、そのデータ移送には多くの時間が費され、従って転
送処理速度、及びシステム全体における処理能力の大幅
な低下を招き、かつ信頼性の高いデータ転送が確保でき
ないという問題があった。For this reason, conventionally, when multiple processors are connected in cascade and each of these processors selectively receives data from a common external file memory, a lot of time is spent transferring the data. There is a problem in that the transfer processing speed and the processing capacity of the entire system are significantly reduced, and highly reliable data transfer cannot be ensured.

〔発明の目的〕[Purpose of the invention]

本発明は上記実情に鑑みなされたもので、複数のプロセ
ッサが縦列接続されて、これら各プロセッサが共通の外
部ファイルメモリから選択的にデータを読込むシステム
において、上記メモリから各プロセッサへのデータ転送
を高速にしかも高い信頼性をもって行なうことのできる
ようにしたデータ転送方式を提給することを目的とする
。The present invention has been made in view of the above-mentioned circumstances, and in a system in which a plurality of processors are connected in cascade and each of these processors selectively reads data from a common external file memory, it is possible to transfer data from the memory to each processor. An object of the present invention is to provide a data transfer method that can perform data transfer at high speed and with high reliability.

〔発明の要点〕[Key points of the invention]

本発明は複数のプロセッサに共通の外部ファイルメモリ
にデータを格納する際、各データにエラーチェック情報
を付加して格納する。一方、上記各ゾロセッサには、入
力されたデータが自己の要求によるデータでない際は、
その入力された転送先プロセッサアドレス、データ及び
これに付随するエラーチェック情報等のデータブロック
をそのままスルーさせて次に続くプロセッサニ転送し、
自己の要求によるデータブロックである際にのみ、その
データブロックを付随するエラーチェック情報によりチ
ェックする手段を設ける。このような構成とすることに
より、外部ファイルメモリより読出されたデータが、５
− 高速に、しかも高い信頼性をもって転送先プロセッサに
転送される。According to the present invention, when data is stored in an external file memory common to a plurality of processors, error check information is added to each data and stored. On the other hand, if the input data is not requested by each Zorocessor,
The data block including the input destination processor address, data, and accompanying error check information is passed through as is and transferred to the next processor,
A means is provided for checking the data block using accompanying error check information only when the data block is requested by the user. With this configuration, the data read from the external file memory is
- Fast and reliable transfer to the destination processor.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、ｘｏｏｌ。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram showing the overall configuration of an embodiment of the present invention. In the figure, xool.

１００２、・・・１００ｎはそれぞれデータ転送路Ｌ・
・・により縦列状に接続されたプロセッサであり、１０
１は外部記憶制御部（以下ＥＭＣＴと称す）、１０２は
外部ファイルメモリ（以下ＥＭと称す）である。１０３
及び１０４はそれぞれＥＭＣＴ　１０１の構成要素をな
すもので、１０３はプロセッサ１００、．１００２．・
・・からのＥＭアクセス要求に従うプロセッサアドレス
（ＡＤＤＲ）及びそのコマンド（ＣＭＤ　）が要求受付
順に登録され、登録順に順次読出される要求受付はバッ
ファ（以下ＢＵＦと称す）、１０４はＢＵＦ　１０３の
登録内容に従い８Ｍ１０２を読出し制御するコントロー
ル部（以下ＣＴＬと称す）である。このＣＴＬ　１０４
はＢＵＦ　１０３に登録されたＥＭアクセス要求情報６
− を受付は順に読出し、そのコマンド（ＣＭＴ）　）に従
い８Ｍ１０２をアクセスして、ＥＭｚｏｚより読出した
データを上記コマンド（ＣＭＤ）に対応するプロセッサ
アドレス（ＡＤＩ）Ｒ）で示される転送先のプロセッサ
へ送出する。この際、８Ｍ１０２より読出されるデータ
にはそれぞれエラーチェック情報が予め付加されており
、このエラーチェック情報及び転送先ノロセッサアドレ
ス（ＡＤＤＲ）をなめたデータブロックがデータ転送路
しい及び転送経路中のゾロセッサ１ｏｏ、。1002, . . . 100n are data transfer paths L and 100n, respectively.
. . are processors connected in tandem by 10
1 is an external storage control unit (hereinafter referred to as EMCT), and 102 is an external file memory (hereinafter referred to as EM). 103
and 104 are components of the EMCT 101, respectively, and 103 is the processor 100, . 1002.・
Processor addresses (ADDR) and their commands (CMD) according to EM access requests from ... are registered in the order of request reception, and the request reception buffer (hereinafter referred to as BUF) that is read out in the order of registration, 104 is the registered content of BUF 103 This is a control unit (hereinafter referred to as CTL) that controls reading of the 8M102 according to the following. This CTL 104
is EM access request information 6 registered in BUF 103
- The reception reads the 8M102 in accordance with the command (CMT)) and sends the data read from EMzoz to the destination processor indicated by the processor address (ADI) R) corresponding to the above command (CMD). do. At this time, error check information is added to each data read from the 8M102 in advance, and this error check information and the data block containing the transfer destination processor address (ADDR) are stored on the data transfer path and in the transfer path. Zorosessa 1oo.

１００２＋・・・を経て転送先プロセッサアドレス（Ａ
ＤＴ）Ｒ）で示されるプロセッサ１００１まで転送され
る。即ち、上記ＥＭ１０２には、データ登録時において
予めエラーチェック情報が付加されるもので、ここでは
、８Ｍ１０２に格納されるプログラム、データ毎に、予
めチェックサムを計算し、その計算結果をエラーチェッ
ク情報（ＣＨＢ　）としてそれぞれ付加しておく。Transfer destination processor address (A
The data is transferred to the processor 1001 indicated by DT)R). That is, error check information is added to the EM 102 in advance at the time of data registration. Here, a checksum is calculated in advance for each program and data stored in the 8M 102, and the calculation result is used as the error check information. (CHB).

又、上記各プロセッサ７００１，１０θ？、・・・１０
０ｎには、それぞれ第２図に示す転送制御回路（以下Ｔ
ＲＣＭと称す）２００．・・・が設けられる。Also, each of the above processors 7001, 10θ? ,...10
0n each has a transfer control circuit (hereinafter T
(referred to as RCM) 200. ... will be established.

第２図において、２０１は自己プロセッサアドレスを生
成するプロセッサアドレス発生回路（ＡＤＤＲ−ＧＥＮ
　）、２０２は内部（自己）　ＣＰＵからのコマンド（
ＣＭＤ　）に上記自己プロセッサアドレスを付加するプ
ロセッサアドレス付加回路（ＡＤＤＲ−ＯＶ　）、２０
３は自己プロセッサアドレスが付加されたコマンド（Ｃ
ＭＤ）、又は後続プロセッサからの同情報を前後のプロ
セッサ（転送経路中にプロセッサが介在されない１００
１においてはＥＭＣＴ　１θ））に送出するためのドラ
イブ回路（ＤＲＶ　）である。２０４は前後のプロセッ
サ（ＥＭＣＴ　１０１が転送元）より受けた転送先プロ
セッサアドレス（ＡＤＤＲ）、データ（ＤＡＴＡ　）及
びこれに付随するエラーチェック情報（ＣＨＢ　）等で
なるデータブロックのうち、転送先プロセッサアドレス
をプロセッサアドレス発生回路２０１より発生された自
己プロセッサアドレスト比較するアドレスコンノ母レー
ク（ＡＤＤＲ−ＣＯＭＰ）テアル。２０５はアドレスコ
ンノ神−夕２０４より一致を示す判定信号（ＣＯＭ＝　
”　］”）が出力された際に、入力されたデータブロッ
ク（ＡＴ）ＤＲ、ＤＡＴＡ　、　ＣＨＤ）を内部に取込
むべく内部データラインＬＩ上に出力し、アドレスコン
ノやレータ２θ４より不一致を示す判定信号（ＣＯＭ＝
″０″）が出力された際に入力されたデータブロック（
ＡＤＤＲ、ＤＡＴＡ　、　ＣＨＢ　）をそのままスルー
モードで後続のプロセッサへ送出すぺ＜データ転送路り
上に出力するデマルチプレクサ（ＤＭＰＸ　）である。In FIG. 2, 201 is a processor address generation circuit (ADDR-GEN) that generates its own processor address.
), 202 is an internal (self) command from the CPU (
A processor address addition circuit (ADDR-OV) for adding the self-processor address to CMD), 20
3 is a command (C
MD), or transfer the same information from the subsequent processor to the previous and subsequent processors (100
1 is a drive circuit (DRV) for sending to the EMCT 1θ)). 204 is the transfer destination processor address among the data blocks consisting of the transfer destination processor address (ADDR), data (DATA), and accompanying error check information (CHB) received from the previous and subsequent processors (EMCT 101 is the transfer source). Address controller mother rake (ADDR-COMP) which compares the self-processor address generated by the processor address generation circuit 201. 205 is a judgment signal (COM=
When " ] ") is output, the input data block (AT) DR, DATA, CHD) is output on the internal data line LI to be taken into the internal data, and a judgment indicating a mismatch is made from the address controller and the ratio 2θ4. Signal (COM=
``0'') is output when the input data block (
It is a demultiplexer (DMPX) that outputs the data (ADDR, DATA, CHB) as is to the subsequent processor in through mode to the data transfer path.

２０６はデマルチプレクサ２０５より内部データライン
ＬＩ上に出力されたデータからプロセッサアドレス（Ａ
ＤＤＲ）を除去して、データ（ＤＡＴＡ　）及びこれに
付随するエラーチェック情報（ＣＩ（Ｂ　）を出力する
アドレスビットマスク回路（ＡＤＤＲ−ＭＡＳＫ　）で
ある。206 is a processor address (A
This is an address bit mask circuit (ADDR-MASK) that removes data (DDR) and outputs data (DATA) and error check information (CI(B)) accompanying this.

２０７はアドレスビット回路２０６を介して入力された
データ（ＤＡＴＡ　）をそのデータに付随すルエラーチ
ェック情報（ＣＨＢ　）を用いてチェックスルデータエ
ラーチェック回路（ＤＡＴＡ　−ＣＨＣ）である。A data error check circuit (DATA-CHC) 207 checks the data (DATA) inputted through the address bit circuit 206 using error check information (CHB) accompanying the data.

９− 第３図（、）乃至（ｃ）はそれぞれ上記実施例で取扱わ
れるデータのフォーマットを示したもので、図（ａ）は
プロセッサ１００’ｌ　、　１００２、−・・からＥＭ
ＣＴｌｏｌに送られるＥＭアクセス要求情報のフォーマ
ット、図（ｂ）は８Ｍ１０２より読出されたデータブロ
ックのフォーマット、図（ｃ）はＥＭＣＴｌｏｌより送
出されるデータブロックのフォーマットをそれぞれ示し
ている。9- FIGS. 3(a) to (c) respectively show the format of data handled in the above embodiment, and FIG.
Figure (b) shows the format of the EM access request information sent to CTlol, Figure (c) shows the format of the data block read from 8M102, and Figure (c) shows the format of the data block sent from EMCTlol.

ここで一実施例の動作を説明する。Ｅ　Ｍｌ　０２には
、上述の如くファイルデータ毎にエラーチェック情報（
ＣＨＢ　）が付加された状態で、各ゾロセッサ１００１
．１００２　、・・・に供給されるデータ群が格納され
る。ここでは、ファイルデータの始めから終りまで加算
をし、その加算の結果の２の袖数値をエラーチェック情
報（ＣＨＤ　）として対応するデータ（ＤＡＴＡ　）に
付加し、Ｅ　Ｍｌ　０２に格納する。各プロセッサ１０
０１　Ｈ１０’２　ｖ・・・。Here, the operation of one embodiment will be explained. E Ml 02 contains error check information (as described above) for each file data.
CHB) is attached to each Zorocessor 1001.
．． Data groups supplied to 1002, . . . are stored. Here, addition is performed from the beginning to the end of the file data, and the numeric value of 2 resulting from the addition is added to the corresponding data (DATA) as error check information (CHD) and stored in E Ml 02. Each processor 10
01 H10'2 v...

１００ｎは、８Ｍアクセス要求の都度、第３図（、）に
示すフォーマットをもってＥＭアクセス要求情報（ＡＤ
ＤＲ、ＣＭＤ　）をデータ転送路り及びその転１０− 逆経路に介在されたプロセッサを介してＥＭＣＴｌｏｌ
に送る。このＦＭアクセス要求情報（ＡＤＤＲ、ＣＭＤ
　）は、入力順にＥＭＣＴ　１０７に受付けられ、ＥＭ
ＣＴｌｏｌ内のＢＵＦ　１θ３に貯えられて、ＣＴＬ　
１０４の制御のもとに入力順に読出される。ＣＴＬ　１
０４はＢＵＦより続出したＥＭアクセス要求情報のコマ
ンド（ＣＭＴ）　）に従い８Ｍ１０２を読出しアクセス
して、その読出した第３図（ｂ）に示すフォーマットの
データブロック（ＤＡＴＡ　、　ＣＨＢ　）に、更に上
記コマンド（ＣλＩｆＤ）に対応して読出されたプロセ
ッサアドレス（ＡＤＤＲ）を転送先プロセッサアドレス
として、第３図（ｃ）に示すフォーマットの如く付加し
、このデータブロック（ＡＤＤＲｅ　ＤＡＴＡ　ｐ　Ｃ
ＨＢ　）をデータ転送路りを介しプロセッサ１θ’Ｉｐ
１００２゜・・・に送出する。ここで、プロセッサ１０
０ｉは入力されたデータブロックが自己の要求に従うデ
ータブロックであるか否かを判断し、自己の要求に従う
データブロックであれば、取込んでエラーチェックを行
ない、自己の要求外のデータブロックであればその入力
されたデータブロック（ＡＤＤＲ、ＤＡＴＡ　、　ＣＨ
Ｂ　）をそのままスルーモードで後続するプロセッサ１
００１動に・送出する。即ち、プＰセッサ１００１に入
力されたデータブロック（ＡＤＤＲ、ＤＡＴＡ　、　Ｃ
ＨＢ　）は、このプロセッサ１００１に設けられたＴＲ
ＣＭ　２００により以下の転送処理がなされる。先ず、
入力されたデータブロック（ＡＤＤＲ、ＤＡＴＡ　、　
ＣＨＢ　）のうち、その頭部に設けられた転送先プロセ
ッサアドレス（ＡＤＤＲ）が、内部のプロセッサアドレ
ス発生回路２０１より発生される自己プロセッサアドレ
スと共にアドレスコンパレータ２０４に入力され、アド
レスＪｔ［が行なわれる。このアドレスコンパレータ２
０４の判定信号（ＣＯＭ　）は切換制御信号としてデマ
ルチプレクサ２０５に与えられる。Each time an 8M access request is made, the 100n sends EM access request information (AD
DR, CMD) through the data transfer path and the processor interposed in the reverse path
send to This FM access request information (ADDR, CMD
) are accepted by EMCT 107 in the order of input, and EM
Stored in BUF 1θ3 in CTlol, CTL
The data are read out in the order of input under the control of 104. CTL 1
04 reads and accesses 8M102 in accordance with the EM access request information command (CMT) that was successively sent from the BUF, and further reads the data block (DATA, CHB) in the format shown in FIG. The processor address (ADDR) read corresponding to CλIfD) is added as the transfer destination processor address as shown in the format shown in FIG. 3(c), and this data block (ADDRe DATA p C
HB) to the processor 1θ'Ip via the data transfer path.
Send to 1002°... Here, processor 10
0i determines whether the input data block conforms to its own requirements, and if it conforms to its own requirements, it imports it and performs an error check, and even if it is a data block that does not meet its own requirements. The input data block (ADDR, DATA, CH
Processor 1 that follows B) in through mode as it is.
Send to 001 movement. That is, the data blocks (ADDR, DATA, C
HB) is TR provided in this processor 1001.
The CM 200 performs the following transfer processing. First of all,
Input data block (ADDR, DATA,
The transfer destination processor address (ADDR) provided at the head of CHB) is input to the address comparator 204 together with the own processor address generated by the internal processor address generation circuit 201, and the address Jt[ is performed. This address comparator 2
The determination signal (COM) of 04 is given to the demultiplexer 205 as a switching control signal.

ここで、デマルチプレクサ２０５は、アドレスコン・母
レータ２０４より、アドレスの一致を示す判定信号（Ｃ
ＯＭ＝″′１”）を受けると、入力すｈｌチータフ’０
　ツク（ＡＤＤＲ、ＤＡＴＡ　、　ＣＨＢ　）全内部へ
取込むべく内部データラインＬ工に出力する。この内部
データラインＬＩに送出されたデータブロックは、アド
レスビットマスク回路２０６により、プロセッサアドレ
ス（ＡＤＤＲ）が削除され、データ及びそれに付随する
エラーチェック情報（ＤＡＴＡ　、　ＣＨＢ　）がデー
タエラーチェック回路２０７に供給される。データエラ
ーチェック回路２０７は入力されたデータ（ＤＡＴＡ）
及びこのデータに付随するエラーチェック情報（ＣＨＢ
　）によりエラーの有無判断を行なう。こ、　　　こて
は入力されたデータ（ＤＡＴＡ　、　ＣＨＢ　）の始め
から終りまで加算し、その結果が°′０”であれ娠　　
ば、経路中、及びＥＭＩ０２に異常がなかったものと判
断する。又、上記加算の結果値が′１＃となって異常で
ある（エラーの発生した）ことシ が判断された際は、その異常発生をＣＰＵに送ってエラ
ーメツセージの表示出力を促す。Here, the demultiplexer 205 receives a determination signal (C
OM=″′1″), input SHL Cheetah '0
All data (ADDR, DATA, CHB) are output to the internal data line L to be taken internally. The processor address (ADDR) of the data block sent to the internal data line LI is deleted by the address bit mask circuit 206, and the data and accompanying error check information (DATA, CHB) are supplied to the data error check circuit 207. be done. The data error check circuit 207 receives input data (DATA)
and error check information (CHB) accompanying this data.
) to determine whether there is an error. This adds the input data (DATA, CHB) from the beginning to the end, and even if the result is °'0'', it is
For example, it is determined that there is no abnormality in the route or in EMI02. Further, when the result of the above addition becomes '1#' and it is determined that there is an abnormality (an error has occurred), the occurrence of the abnormality is sent to the CPU to prompt the CPU to display and output an error message.

又、上記アドレス比較ノぐレータ２０４のアドレス比較
の結果、アドレスコンパレータ２θ４より、アドレスの
不一致を示す判定信号（ＣＯＭ＝″０＃）が出力された
際は、この判定信号に従い１３− デマルチプレクサ２０５が、入力されたデータ７’　０
　、　り（ＡＤＤＲ、ＤＡＴＡ　、　ＣＨＢ　）をその
ままスルーモードでデータ転送路り上に出力し、後続の
プロセッサ１００Ｉ−４−＋に転送される。Further, as a result of the address comparison by the address comparison nogulator 204, when the address comparator 2θ4 outputs a judgment signal (COM=''0#) indicating address mismatch, the 13-demultiplexer 205 But the input data 7' 0
, and (ADDR, DATA, CHB) are output as they are on the data transfer path in through mode and transferred to the subsequent processor 100I-4-+.

このような転送処理動作が経路中の各プロセッサにて行
なわれ、ＥＭＣＴｌｏｌより送出されたデータブロック
がデータ転送路り及び経路中のプロセッサを介し目的と
するプロセッサ１００１重で転送されて、ここで初めて
エラーチェックが行なわれる。Such a transfer processing operation is performed by each processor on the route, and the data block sent from EMCTlol is transferred to the target processor 1001 via the data transfer route and the processors on the route, and is then transferred to the target processor 1001 for the first time. Error checking is performed.

上述したようなデータ転送手段により、経路中の最終プ
ロセッサのみにてデータエラーチェックが行なわれ、そ
の間の各プロセッサでは入力したデータブロックをその
ままスルーすることから、転送処理速度が大幅に向上さ
れ、更に各プロセッサにかがる転送処理負担が大幅に軽
減されて、システム全体の処理効率が大幅に上昇する。With the data transfer means described above, data error checking is performed only at the last processor in the path, and each processor in between passes input data blocks as they are, which greatly improves the transfer processing speed. The transfer processing load placed on each processor is significantly reduced, and the processing efficiency of the entire system is significantly increased.

又、８Ｍ１ｏ２を含む経路中の何処にてハードウェア障
害、又はソフトウェア障害によるビットの化けが生じて
も、このデータの誤１４− りを確実に検出でき、信頼性の高いデータ転送が確保で
きる。Further, even if a bit is garbled due to a hardware failure or software failure anywhere in the path including 8M1o2, this data error can be reliably detected and highly reliable data transfer can be ensured.

尚、上記した実施例では加算によるチェック方式を例に
とって説明したが、これに限るものではなく、例えばＣ
ＲＣ等、他のチェック手段を用いてもよい。In the above-mentioned embodiment, the checking method by addition was explained as an example, but the method is not limited to this, and for example, C
Other checking means such as RC may also be used.

〔発明の効果〕〔Effect of the invention〕

以上詳記したように本発明によれば、複数のプロセッサ
が縦列接続されて、これら各プロセッサが共通の外部フ
ァイルメモリから選択的にデータを読込むシステムにお
いて、上記メモリから各プロセッサへのデータ転送を高
速にしかも高い信頼性をもって行なうことのできるデー
タ転送方式が提供できる。As detailed above, according to the present invention, in a system in which a plurality of processors are connected in series and each of these processors selectively reads data from a common external file memory, data transfer from the memory to each processor is possible. It is possible to provide a data transfer method that can perform data transfer at high speed and with high reliability.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の一実施例を示すもので、第１図は全体の構
成を示すブロック図、第２図は上記第１図の各プロセッ
サに設けられる転送制御回路の構成を示すブロック図、
第３図（、）乃至（ｃ）はそれぞれ各部のデータフォー
マットを示す図である。 １００１．１００２．・・・１００ｎ・・・プロセッサ
、１０１・・・外部記憶制御部（ＥＭＣＴ　）、１０２
・・・外部ファイルメモリ（ＥＭ）、１０３・・・要求
受付ケパッファ（ＢＵＦ）、Ｚθ４・・・フントロール
部（ＣＴＬ　）、２００　＃　”・ｅ　”’転送制御回
路（ＴＲＣＭ）、２０１・・・プロセッサアドレス発生
回路（ＡＤＤＲ−ＧＥＮ　）、２０４・・・アドレスコ
ンノぐレータ（ＡＤＤＲ−ＣＯＭＰ　）、２０５・・・
デマルチプレクサ（ＤＭＰＸ　）、２０７・・・データ
エラーチェック回路（ＤＡＴＡ−ＣＨＣ）。The figures show one embodiment of the present invention; FIG. 1 is a block diagram showing the overall configuration; FIG. 2 is a block diagram showing the configuration of a transfer control circuit provided in each processor shown in FIG. 1;
FIGS. 3(a) to 3(c) are diagrams showing data formats of each part, respectively. 1001.1002. ...100n...Processor, 101...External storage control unit (EMCT), 102
...External file memory (EM), 103...Request reception capuffer (BUF), Zθ4...Funtrol unit (CTL), 200 #"・e"'Transfer control circuit (TRCM), 201... Processor address generation circuit (ADDR-GEN), 204...Address controller (ADDR-COMP), 205...
Demultiplexer (DMPX), 207...Data error check circuit (DATA-CHC).

Claims (1)

【特許請求の範囲】[Claims] データ転送路を介し縦列接続された複数のプロセッサが
共通の外部ファイルメモリより選択的にデータを読込む
構成のデータ処理システムにおいて、前記外部ファイル
メモリには、データをそのデータに対応するエラーチェ
ック情報と共に格納し、前記プロセッサには、前記外部
ファイルメモリより読出さ２またデータに先立って入力
されたデータ転送先プロセッサアドレスと内部で生成さ
れる自己プロセッサアドレスとを比較するアドレス比較
手段と、このアドレス比較手段の一致判定出力を受けて
、入力されるデータを取込み、そのデータに付随するエ
ラーチェック情報により入力データのエラーチェックを
行なう手段と、前記アドレス比較手段の不一致判定出力
を受けて、入力されるデータ及びこのデータに付随する
エラーチェック情報をスルーモードで後続のプロセッサ
に送出する手段とを設けて、前記外部ファイルメモリよ
り読出されたデータが転送経路中に介在されたプロセッ
サをスルーし、転送先のプロセッサのみが入力されたデ
ータに付随するエラーチェック情報をもとにエラーチェ
ックを行なうことを特徴としたデータ転送方式。In a data processing system configured such that a plurality of processors connected in series via a data transfer path selectively read data from a common external file memory, the external file memory stores data and error check information corresponding to the data. an address comparing means for comparing a data transfer destination processor address read from the external file memory and inputted prior to the data with an internally generated self-processor address; means for receiving input data in response to a match determination output from the comparing means and performing an error check on the input data using error check information attached to the data; means for transmitting the data read from the external file memory and the error check information accompanying this data to a subsequent processor in a through mode, so that the data read from the external file memory passes through the processor interposed in the transfer path and is transferred. A data transfer method characterized in that only the previous processor performs error checking based on error check information attached to input data.