JPS5919325A - エツチング方法 - Google Patents

エツチング方法

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Publication number
JPS5919325A
JPS5919325A JP12751182A JP12751182A JPS5919325A JP S5919325 A JPS5919325 A JP S5919325A JP 12751182 A JP12751182 A JP 12751182A JP 12751182 A JP12751182 A JP 12751182A JP S5919325 A JPS5919325 A JP S5919325A
Authority
JP
Japan
Prior art keywords
etching
wafer
ion
stepped part
ion sources
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12751182A
Other languages
English (en)
Inventor
Shinichi Taji
新一 田地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP12751182A priority Critical patent/JPS5919325A/ja
Publication of JPS5919325A publication Critical patent/JPS5919325A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ドライエツチング方法に係り、特に段差部の
エツチングに好適なエツチング方法に関する。
従来のエツチングでは、段差部のエツチングを行なう際
に、段差付近の被エツチング材の厚い部分を完全に取り
除くため、エツチング時間を平面部のエツチング時間の
2倍程度まで長く取る必要がおり、このために、平坦部
が過剰にエツチングされたp1マスク下のエツチングが
起きたりする欠点があった。
本発明の目的は、段差部のエツチングにおいて通常のド
ライエツチングで平坦部を取り除く工程と、そのエツチ
ングでは取シ除けない段差部のエツチング残りを第2の
エツチングによシ除くという2つの工程に分けて行なう
エツチング方法を提供することである。
段差部のエツチングでは、その段差付近の被エツチング
物厚さが、平坦部の約2倍程度となる。
従って、平坦部膜厚以」二のエツチングを行なわないと
この部分が取如除けなかった。この様な段差部ハ、S 
iプロセスにおいてはAt配線等でみられ、配線等の方
向が、はぼ一定の方向となっていた。そこで、配線巾等
の減少を起さないでかつエツチング残シを取るには、直
線的にすすむイオンビームを配線に平行に斜め上から照
射すれば良いことを発見した。
第1図(a) 、 (b)に、段差部のエツチング形状
を示す。第1図(a)は、Siウニ・・−1上に薄い酸
化膜6を形成し、6上にゲート酸化膜2、配線用金属3
、マスク4を通常の工程によシつくったものである。こ
れを、CCl4ガスを用いた高周波放電平行平板型エツ
チング装置により、平坦部の金属をとシ除くと第1図(
b)となった。この図に示されるように、段差部付近に
5で示すエツチング残りが生じた。この状態では第2図
に示すように配線間3,3′が5により導通し素子は全
く動作しなくなってしまう。一方5をガくすには、さら
にドライエツチングをおこなう必要があり、これにより
マスク4下の金属層のエツチングと6の酸化膜のエツチ
ングがおきた。従って、配線寸法の減少、下地のエツチ
ングがおき、素子作成上問題となっていた。
本発明は、サイドエツチングなくかつ小さな下地エツチ
ングしか起きないエツチング方法に関する。本発明の実
施例を以下に示す。通常のエツチングにより第1図(b
)とし、この形状のウェハーを第3図に示すエツチング
装置にセットし第2のエツチングを行なった。第3図に
示したエツチング装置には、少なくとも2ヶ以上のイオ
ン源が組み込まれておシ、その内2ケア、7′は各々ウ
ェハーに対し相対した位置に設置した。7.7′で、C
Cl4ガス等の塩化物ガス放電を行ガい、発生したプラ
ズマ中から陽イオンを引き出し、ウェハーに斜め方向か
ら照射した。イオンビーム11の入射角は、エツチング
残りの量によるが、ウニ・・−に垂直な線に対し5°〜
60°程度が通常好ましかった。また、上下関係を逆に
し、ウニ・・−を上方に、イオン源を下方にした配置で
は、汚染が少なく、よシ好ましい方法であった。さらに
ウェハーを紙面に対し、垂直方向に振動もしくはゆっく
りと運動させることは、5のエツチング残りの除去均一
性に優れた方法であった。斜め方向からエツチングを行
なうため、3の材料も斜めにエツチングされた。その量
は、従来のエツチングで得られたよりも少なくかつ角度
の制御性に優れていた。従って、再現性のよいテーパを
つけたエツチングとなり、次の段階で行なう膜形成のス
テップ被覆率が良くなるという長所があった。3の材料
としてAt(膜厚+ 5000人)、2による段差35
00人の場合、以下の条件により全くエツチング残りの
ない加工となった。第1段階のエツチングは、通常の高
周波放電平行平板型エツチング装置において、CCl4
ガスを放電ガスとし真空度5 X 10−”Torr 
 で10分間処理し、その後、第3図に示す装置により
、CCt4CC4ガスらのイオンビームを、真空度が5
 X 10−’ Torr 、イオン電流量が1.0 
m A / cm” 、イオン引出し電圧が600eV
、入射角が30°の条件で8分間試料に照射した。エツ
チング後に得られた試料形状には、2.3ともに20°
程度のテーパがあり、その後の膜形成も良好であった。
本発明は、At等の配線材料には非常に良い方法であっ
た。さらに、ゲート金属であるWや多結晶シリコンにつ
いても良好な結果かえられた。絶縁物についても同様で
あった。
本発明は、CaAs等の■−■族化合物半導体の加工、
バブル材料表面弾性波素子にも好適であった。
本発明は、エツチング工程を逆にしても有効であった。
まず、第1段階として第3図に示すイオンビームにより
エツチングし、その後、通常のドライエツチングでエツ
チングする。エツチング時間は、イオンエネルギー、被
エツチング材のfll厚イオン電流量、放電時の真空度
に依存する。例えば、段差5000人、At膜厚(平坦
部; 3500人)の場合には、CC64を用いるイオ
ンビームエツチングでは、真空度5 X 10−’To
rr 、イオン電流量1.0 m A /cm ” 、
引き出し電圧−500Vで20分間エツチングし、その
後、高周波放電平行平板型エツチング装置によりCCt
、ガス0.08TOrrにおいて7分間エツチングを行
なった。
【図面の簡単な説明】
図は本発明の実施例を示し、第1図(a)、 (b)は
ウェハー断面図、第2図はウェハーの斜視図、第3図は
エツチング装置の模式図である。 1・・・8iウエハー、2・・・ゲート絶縁膜、3・・
・配線用金属、4・・・マスク、5・・・エツチング残
り、6・・・酸化膜、’I、’l’・・・イオン源、8
・・・真空槽、9・・・試料、10・・・試料台、11
・・・イオンビーム。 代理人 弁理士 薄田利幸

Claims (1)

    【特許請求の範囲】
  1. 1、半導体素子製造工程において、段差部の加工を通常
    のドライエツチングと斜め入射イオンビームによるエツ
    チングの2段階で行なうことを特徴とするエツチング方
    法。
JP12751182A 1982-07-23 1982-07-23 エツチング方法 Pending JPS5919325A (ja)

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JP12751182A JPS5919325A (ja) 1982-07-23 1982-07-23 エツチング方法

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JP12751182A JPS5919325A (ja) 1982-07-23 1982-07-23 エツチング方法

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JPS5919325A true JPS5919325A (ja) 1984-01-31

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ID=14961803

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595452A (en) * 1985-03-11 1986-06-17 Oerlikon-Buhrle U.S.A. Inc. Method and apparatus for plasma etching
CN106033786A (zh) * 2015-03-13 2016-10-19 聚日(苏州)科技有限公司 太阳能电池的制造方法
JP2020026547A (ja) * 2018-08-10 2020-02-20 東京エレクトロン株式会社 成膜装置および成膜方法

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US11512388B2 (en) 2018-08-10 2022-11-29 Tokyo Electron Limited Film forming apparatus and film forming method

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