JPS5918891B2 - Channel selection device - Google Patents

Description

【発明の詳細な説明】 本発明は可変容量ダイオードを同調素子としたチューナ
を用いた選局装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a tuning device using a tuner using a variable capacitance diode as a tuning element.

この種の選局装置は同調素子である可変容量ダイオード
へのバイアス電圧、つまり選局電圧を得るのに、通常可
変抵抗器を用いていたが、最近ではＤ／Ａ変換器を用い
て選局電圧を得る全電子式の選局装置が採用されつつあ
る。This type of tuning device usually uses a variable resistor to obtain the bias voltage, or tuning voltage, to the variable capacitance diode that is the tuning element, but recently, D/A converters have been used for tuning. All-electronic channel selection devices that obtain voltage are being adopted.

このような全電子式の選局装置として、本発明者らは既
にパルス幅変調方式の選局装置を提案している。As such an all-electronic channel selection device, the present inventors have already proposed a pulse width modulation type channel selection device.

これは高速および低速の第１、第２のカウンタを用意し
、第１のカウンタが例えばオールＩＩ ０１１になった
ときにフリップフロップをセットし、両カウンタの出力
データを比較する比較回路の一致検出出力によって同フ
リップフロップをリセットすることにより、パルス幅が
時間と共に漸次増加するパルス幅変調波を得、これを低
域フィルタで直流化して選局電圧を得るものである。This is a match detection using a comparison circuit that prepares high-speed and low-speed first and second counters, sets a flip-flop when the first counter becomes, for example, all II 011, and compares the output data of both counters. By resetting the flip-flop with the output, a pulse width modulated wave whose pulse width gradually increases over time is obtained, and this is converted to direct current by a low-pass filter to obtain a channel selection voltage.

この場合、選局電圧は第２０カウンタのカウントに伴い
直線的に変化するので、各放送局に対応する第２のカウ
ンタの出力データをメモリに予め記憶しておき、それを
希望する放送局に応じて選択的に読出し、第２０カウン
タの出力の代りに前記の比較回路に供給することによっ
て簡単に選局を行なうことができる。In this case, since the channel selection voltage changes linearly as the 20th counter counts, the output data of the second counter corresponding to each broadcast station is stored in memory in advance, and it is applied to the desired broadcast station. Tuning can be easily performed by selectively reading out the output signal and supplying it to the comparison circuit instead of the output of the 20th counter.

ところが、上記のような選局装置においても、電源電圧
の変動や経時変化等による選局電圧の変動は避けられず
、同調点にずれが生じる。However, even in the above-mentioned tuning device, fluctuations in the tuning voltage due to fluctuations in the power supply voltage, changes over time, etc. are unavoidable, resulting in shifts in the tuning point.

このため、従来のこの種の装置においては、チューナ内
のＡＦＴ回路（自動微調整回路）の出力信号（以下ＡＦ
Ｔ信号という）を選局電圧に加算したり、同調素子とし
ての可変容量ダイオードに微調用の可変容量ダイオード
を付加し、これにＡＦＴ信号をバイアス電圧として加え
るなどの方法により微調整を行なうようにしていた。For this reason, in conventional devices of this type, the output signal (hereinafter referred to as AF
Fine adjustments can be made by adding a variable capacitance diode for fine tuning to a variable capacitance diode serving as a tuning element, and adding an AFT signal as a bias voltage to this. was.

ところが、テレビジョン放送を受信する場合ＶＨＦのロ
ーチャンネル、バイチャンネルおよびＵＨＦ帯によって
選局電圧対同調周波数特性のカーブが異なるが、一方、
ＡＦＴ信号のレベルは受信局によらず、はぼ一定である
。However, when receiving television broadcasts, the curve of tuning voltage versus tuning frequency characteristics differs depending on the VHF low channel, bichannel, and UHF bands.
The level of the AFT signal is approximately constant regardless of the receiving station.

したがって、上記のような微調方法の場合、ＡＦＴ信号
は単純に選局電圧あるいは微調用可変容量ダイオードに
加える訳にはいかず、受信局に応じてそのレベルを切換
える必要がある。Therefore, in the case of the above-described fine tuning method, the AFT signal cannot simply be added to the channel selection voltage or the fine tuning variable capacitance diode, but it is necessary to switch its level depending on the receiving station.

このような場合、ＡＥＴ信号のレベルを放送局に応じて
切換えるのに、増幅器やアッテネータおよびこれらを選
局スイッチに連動して制御する装置などが必要となり、
回路構成が非常に複雑化し、装置をＩＣ化する上でも、
これらの部分はＩＣ化できないため非常に不利である。In such a case, in order to switch the level of the AET signal according to the broadcasting station, an amplifier, attenuator, and a device that controls these in conjunction with the tuning switch are required.
The circuit configuration has become extremely complex, and even when converting the device to an IC,
These parts cannot be integrated into ICs, which is very disadvantageous.

しかも後者の方法においては、微調用の可変容量ダイオ
ードを必要とすることから、回路構成は一層複雑化し、
コストアップは避けられない。Moreover, the latter method requires a variable capacitance diode for fine adjustment, making the circuit configuration even more complicated.
Cost increases are inevitable.

本発明はこのような点に鑑みてなされたもので、ディジ
タル的な制御手段により選局電圧の微調整を行なうこと
ができ、回路構成が簡単かつ安価で、ＩＣ化に適した全
電子式の選局装置を提供することを目的とする。The present invention has been made in view of these points, and is an all-electronic system that can finely adjust the channel selection voltage using digital control means, has a simple and inexpensive circuit configuration, and is suitable for IC implementation. The purpose is to provide a channel selection device.

この目的を達成するため、本発明では前記した第１のカ
ウンタの出力データとメモリから読出されたデータを比
較する比較回路のほかに、第１および第２０カウンタの
各出力データを直接比較する比較回路と、この比較回路
出力よりパルス幅変調波を得るフリップフロップおよび
これを直流化する低域フィルタを追加し、このフィルタ
出力を微調用に利用しようとするものである。In order to achieve this object, the present invention provides a comparison circuit that directly compares each output data of the first and 20th counters, in addition to the comparison circuit that compares the output data of the first counter and the data read from the memory. The idea is to add a circuit, a flip-flop that obtains a pulse width modulated wave from the output of this comparison circuit, and a low-pass filter that converts it to DC, and to use this filter output for fine adjustment.

すなわち、第２０カウンタの出力値を制御すると、上記
フィルタ出力は変化するので、これを本来の選局電圧に
合成することによって微調整を行なうことができる。That is, since the filter output changes when the output value of the 20th counter is controlled, fine adjustment can be performed by combining this with the original channel selection voltage.

この場合、第２のカウンタの出力値の制御は全くディジ
タル的に行なえるので、回路的に極めて簡単であり、ま
たＡＦＴ信号を用いて行なえば微調整の自動化も可能で
ある。In this case, since the output value of the second counter can be controlled completely digitally, the circuit is extremely simple, and fine adjustment can be automated by using the AFT signal.

以下実施例により本発明を具体的に説明する。The present invention will be specifically explained below using Examples.

第１図は本発明の一実施例を示す選局装置の回路構成図
である。FIG. 1 is a circuit diagram of a channel selection device showing an embodiment of the present invention.

１１は第１のクロックパルスＣＰ１をカウントする第１
のカウンタ、１２はＣＰｌ より十分低い周波数の第２
のクロックパルスＣＰ２をカウントする第２０カウンタ
で、例えばカウンタ１１がＣＰｌ によって一巡する間
に、カウンタ１２にはＣＦ２が１個加えられるものとす
る。11 is a first clock pulse that counts the first clock pulse CP1.
counter, 12 is the second counter with a frequency sufficiently lower than CPl.
For example, it is assumed that one CF2 is added to the counter 12 while the counter 11 makes one cycle by CPl.

１０はカウンタ１２のカウント方向およびカウンタ１２
に入力されるクロックパルスＣＰ２の個数を制御する制
御回路である。10 indicates the counting direction of the counter 12 and the counter 12
This is a control circuit that controls the number of clock pulses CP2 input to the clock pulse CP2.

２０はカウンタ１２の各放送局に応じた出力データを異
なるアドレスに予め記憶したメモリで、その内容は選局
スイッチの操作によって選択的に読出される。Reference numeral 20 denotes a memory in which output data corresponding to each broadcasting station of the counter 12 is stored in advance at different addresses, and its contents are selectively read out by operating a channel selection switch.

２１はこのメモリ２０より読出されたデータとカウンタ
１１の出力データを比較する第１の比較回路、２２はカ
ウンタ１１，１２の各出力データを直接比較する第２の
比較回路である。A first comparison circuit 21 compares the data read from the memory 20 and the output data of the counter 11, and a second comparison circuit 22 directly compares the output data of the counters 11 and 12.

３１はカウンタ１１が所定の一状態、例えばオール“□
Ｉｆになる毎にセットされ、比較回路２１の一致検出
出力によってリセットされる第１のフリップフロップ、
３２は同じくカウンタ１１がオール＋１０１＋になる毎
にセットされ、かつカウンタ１１がオールＩＩ ＯＩ＋
以外の状態、例えば“２Ｎ−１“′の状態になる毎に、
または比較回路２２の一致検出出力によってリセットさ
れる第２のフリップフロップ、３０はこのフリップフロ
ップ３２のリセット入力を制御するゲート回路である。31 indicates that the counter 11 is in a predetermined state, for example, all “□
a first flip-flop that is set every time If is reached and reset by the coincidence detection output of the comparison circuit 21;
32 is similarly set every time the counter 11 becomes All+101+, and the counter 11 becomes All II OI+.
Every time a state other than that, for example, "2N-1"' is entered,
Alternatively, the second flip-flop 30, which is reset by the match detection output of the comparison circuit 22, is a gate circuit that controls the reset input of this flip-flop 32.

４１，４２はフリップフロップ３１．３２０各出力を基
準電源Ｖｚ１゜ｖｚ２によって増幅する増幅器、５１．
５２は増幅器４Ｌ４２の各出力から直流渡分を抽出する
第１および第２の低域フィルタ、５０は低域フィルタ４
１．４２０出力を合成する加算回路で、この加算回路５
０の出力Ｖφは選局電圧として、図示しないチューナの
同調素子である可変容量ダイオードに供給される。41, 42 are amplifiers for amplifying each output of the flip-flops 31 and 320 using the reference power supply Vz1°vz2; 51.
52 is a first and second low-pass filter that extracts a direct current component from each output of the amplifier 4L42; 50 is a low-pass filter 4;
1. This is an adder circuit that synthesizes 420 outputs, and this adder circuit 5
The output Vφ of 0 is supplied as a tuning voltage to a variable capacitance diode, which is a tuning element of a tuner (not shown).

次に本装置の動作を説明する。Next, the operation of this device will be explained.

まず、メモリ２０への書込み動作について述べる。First, a write operation to the memory 20 will be described.

この場合、まずメモリ２０をバイパスさせ、カウンタ１
２の出力を比較回路２１に加え、カウンタ１１の出力と
比較する。In this case, first the memory 20 is bypassed and the counter 1
The output of 2 is applied to the comparison circuit 21 and compared with the output of the counter 11.

フリップフロップ３１はカウンタ１１のオールＩＩ □
Ｉｆ出力でセットされ、比較回路２１の一致検出出力
によってリセットされるので、その出力はカウンタ１２
の状態によってデユーティの異なる方形波となる。Flip-flop 31 is all II of counter 11 □
Since it is set by the If output and reset by the match detection output of the comparator circuit 21, its output is output by the counter 12.
It becomes a square wave with a different duty depending on the state.

例えばカウンタ１２に制御回路１０よりクロックパルス
ＣＰ ２がｎ個入力されているとすると、フリップフロ
ップ３１の出力には“１“の期間がＣＦ２のｎ個分、１
１０１“の期間がＣＦ２の（２Ｎ−ｎ）個分の方形波が
現れる。For example, if n clock pulses CP2 are inputted to the counter 12 from the control circuit 10, the output of the flip-flop 31 has a "1" period equal to n times CF2, 1
A square wave whose period of 101" is equivalent to (2N-n) CF2 appears.

したがって、これを増幅器４１、低域フィルタ５１に通
すと、■１−（ｎ／２Ｎ）Ｖｚ１なる直流電圧が得られ
る。Therefore, when this is passed through the amplifier 41 and the low-pass filter 51, a DC voltage of 1-(n/2N)Vz1 is obtained.

一方、このときり一ド／ライト切換信号Ｒ／Ｗはライト
モードとなっているため、フリップフロップ３２めリセ
ット入力はゲート回路３０によりカウンタ１１の“１２
Ｎ １”出力に切換えられている。On the other hand, since the read/write switching signal R/W is in the write mode at this time, the reset input of the flip-flop 32 is applied to the counter 11 by the gate circuit 30.
N1” output.

したがって、フリップフロップ３２はセット入力として
はカウンタ１１のオールＩＩ □ ＩＩ出力が与えられ
ているので、その出力はデユーティが１／２で一定な方
形波となり、これを増幅器４２、低域フィルタ５２に通
すと、Ｖ２−（１／ ２ ） Ｖｚ２なる直流電圧が得
られる。Therefore, since the flip-flop 32 is given the all II □ II output of the counter 11 as a set input, its output becomes a constant square wave with a duty of 1/2, which is sent to the amplifier 42 and the low-pass filter 52. When passed through, a DC voltage of V2-(1/2) Vz2 is obtained.

ｖｌとｖ２を加算回路５０で加算合成すると、その出力
■φはＶφ−Ｖ１＋Ｖ２−（ｎ／２Ｎ）Ｖｚ、＋（１／
２）Ｖｚ２なる直流電圧となり、これを前記可変容量ダ
イオードに選局電圧として供給し、選局を行なう。When vl and v2 are added and combined by the adder circuit 50, the output ■φ is Vφ−V1+V2−(n/2N)Vz, +(1/
2) A DC voltage of Vz2 is obtained, and this is supplied to the variable capacitance diode as a tuning voltage to perform tuning.

上記の場合、カウンタ１２にクロックパルスＣＰ２を供
給してゆくと、■φは（１／２）Ｖｚ２からＶｚ工＋（
１／２）Ｖｚ２まで変化する。In the above case, as the clock pulse CP2 is supplied to the counter 12, ■φ changes from (1/2) Vz2 to Vz + (
1/2) Vz2.

そこで、各放送局に対応する選局電圧の情報すなわち、
カウンタ１２の各放送局に対応した出力データをメモリ
２０の異なるアドレスに予め書込んでおけば、以後は受
信しようとする放送局に応じてメモリ２０内のデータを
選択的に読出し、これをカウンタ１２の出力に代えて比
較回路２１に供給することによって、直ちに選局を行な
うことができる。Therefore, information on the tuning voltage corresponding to each broadcasting station, that is,
If the output data corresponding to each broadcasting station of the counter 12 is written in advance to different addresses of the memory 20, then the data in the memory 20 can be selectively read out according to the broadcasting station to be received, and the output data can be written to different addresses of the memory 20. By supplying the signal to the comparator circuit 21 instead of the output of 12, channel selection can be performed immediately.

次に、メモリ２０からの読出し時の動作を説明する。Next, the operation when reading data from the memory 20 will be explained.

この場合、Ｒ／Ｗ信号はリードモードとなっている。In this case, the R/W signal is in read mode.

選局スイッチによりメモリ２０の読出しアドレスを指定
すると、そのアドレスのデータが比較回路２１に入力さ
れるので、Ｖφとしては（ｎ／２Ｎ）Ｖｚｌ＋（１／２
）Ｖｚ２なる直流電圧が得られ、所望の放送局が受信さ
れる。When a read address of the memory 20 is designated by the tuning switch, the data at that address is input to the comparator circuit 21, so Vφ is (n/2N)Vzl+(1/2).
)Vz2 is obtained, and the desired broadcast station is received.

さて、選局切換時にはチューナ内のＡＦＴ回路をディフ
ィートするためのＡＦＤパルスが通常発生する。Now, when switching the channel, an AFD pulse is normally generated to defeat the AFT circuit in the tuner.

これは例えば選局スイッチからの信号でトリガされる単
発パルス発生器によって得られる。This can be achieved, for example, by a single pulse generator triggered by a signal from a tuning switch.

このＡＮＤパルスが発生すると、その期間中にカウンタ
１２の内容はＩ ２ Ｎ −Ｉ Ｉ＋にセットされる。When this AND pulse occurs, the contents of counter 12 are set to I 2 N -I I+ during that period.

ＡＦＤパルスが終了すると、ゲート回路３０によりフリ
ップフロップ３２のリセット入力は比較回路２２の一致
検出出力に切換わる。When the AFD pulse ends, the gate circuit 30 switches the reset input of the flip-flop 32 to the coincidence detection output of the comparison circuit 22.

本発明はこの期間、つまりＡＦＤパルスが終了し、比較
回路２２の一致検出出力がフリップフロップ３２にリセ
ット入力として加えられている期間中に、カウンタ１２
の出力データを制御し、選局電圧の微調整を行なおうと
するものである。The present invention uses the counter 12 during this period, that is, during the period when the AFD pulse ends and the match detection output of the comparison circuit 22 is applied as a reset input to the flip-flop 32.
The aim is to control the output data of the channel and finely adjust the channel selection voltage.

すなわち、前述のごとく得られた選局電圧、■φ＝（ｎ
／２Ｎ）Ｖｚ１＋（１／２）Ｖｚ２により選局を行なっ
た場合、同調点は電源電圧の変動や経時変化等により完
全同調点より多少のずれを生ずる。That is, the tuning voltage obtained as described above, ■φ=(n
/2N)Vz1+(1/2)Vz2, the tuning point will deviate slightly from the perfect tuning point due to fluctuations in power supply voltage, changes over time, etc.

これはチューナから取出されるＡＦＴ信号により中間周
波数のずれを検出することによって判別できる。This can be determined by detecting a shift in the intermediate frequency using the AFT signal taken out from the tuner.

すなわち、チューナ内には通常ＡＦＴ回路が設けられて
おり、その出力であるＡＦＴ信号は中間周波数の中心値
（５８，７５ＭＨｚ）よりのずれによりレベルがＳ字状
に変化し、その中点が完全同調点に対応する。In other words, an AFT circuit is usually provided in the tuner, and the level of the AFT signal that is output from the tuner changes in an S-shape due to deviation from the center value of the intermediate frequency (58, 75 MHz), and the midpoint changes completely. Corresponds to the tuning point.

例えば中間周波数が高（なると、ＡＦＴ信号のレベルは
低（なり、中間周波数が低くなると、ＡＦＴ信号のレベ
ルは高（なる。For example, when the intermediate frequency becomes high, the level of the AFT signal becomes low, and when the intermediate frequency becomes low, the level of the AFT signal becomes high.

第２図、第３図はＡＦＴ回路の具体例と、その特性を示
したものである。FIGS. 2 and 3 show specific examples of AFT circuits and their characteristics.

この例ではＡＦＴ信号として互いに逆特性の２つの出力
■。In this example, two outputs with opposite characteristics are used as AFT signals.

□、■ｏ２が得られるが、このうち例えば第３図に実線
で示す特性のＡＦＴ信号を前記の制御回路１０に加え、
カウンタ１２のカウント方向およびカウンタ１２へのク
ロックパルスＣＰ２Ｏ個数を制御する。□, ■o2 are obtained, for example, by adding an AFT signal with the characteristics shown by the solid line in FIG. 3 to the control circuit 10,
The counting direction of the counter 12 and the number of clock pulses CP2O to the counter 12 are controlled.

例えば選局電圧が高い場合、ｖｏｌのＡＦＴ信号のレベ
ルが低くなり、カウンタ１２は制御回路１０によりダウ
ンカウントとなり、その出力データは先にセットされた
値、ｕ ２Ｎ −１１“から減少する。For example, when the channel selection voltage is high, the level of the AFT signal of vol becomes low, the counter 12 is down-counted by the control circuit 10, and its output data decreases from the previously set value, u 2N -11''.

これにより低域フィルタ５２の出力Ｖ２は （ｒｎ／ ２ Ｎ） Ｖｚ２ （但しｍく２Ｎ一つトナ
リ、ｖφは（ｎ／２Ｎ）Ｖｚｔ＋（ｍ／２Ｎ）Ｖｚ２
となる。As a result, the output V2 of the low-pass filter 52 is (rn/2N) Vz2 (however, m - 2N), vφ is (n/2N)Vzt + (m/2N)Vz2
becomes.

この値が完全同調点に対応した選局電圧となると、ＡＦ
Ｔ信号のレベルは８字の中点となり、これによりカウン
タ１２へのクロックパルスＣＰ２は停止する。If this value becomes the tuning voltage corresponding to the perfect tuning point, the AF
The level of the T signal becomes the middle point of the figure 8, and the clock pulse CP2 to the counter 12 is thereby stopped.

逆に選局電圧が低い場合はＡＦＴ信号のレベルが高くな
り、カウンタ１２はアップカウントとなり、Ｖ２．ｖφ
は完全同調点が得られるまで増加する。Conversely, when the channel selection voltage is low, the level of the AFT signal becomes high, the counter 12 counts up, and V2. vφ
increases until a perfect tuning point is obtained.

このようにして、選局電圧の微調整が行なわれ、同調点
は常に完全同調点に保たれる。In this way, the tuning voltage is finely adjusted and the tuning point is always maintained at a perfect tuning point.

第４図は制御回路１０の内部構成例を示すもので、第５
図はその各部のタイムチャートである。FIG. 4 shows an example of the internal configuration of the control circuit 10.
The figure is a time chart of each part.

第２図のＡＦＴ回路により第３図に示すＡＦＴ信号■ｏ
１または■。The AFT signal shown in Fig. 3 is generated by the AFT circuit shown in Fig. 2.
1 or ■.

２が制御回路１０に入力される。2 is input to the control circuit 10.

ここで、Ｖｏｌは同調周波数が低い場合にはｖｏｌ２よ
り高くなり、同調周波数が高い場合にはｖｏｌ２より低
くなる。Here, Vol is higher than vol2 when the tuning frequency is low, and lower than vol2 when the tuning frequency is high.

ｖｏ２はｖｏｌ２に対しｖｏｌと対称的な変化を示す。vo2 shows a symmetrical change with respect to vol2.

例えばｖｏｌがｖｏｌ２より高ければ選局電圧を増加さ
せｖｏｌ２とし、ｖｏｌ２より低ければ選局電圧を減少
させＶ／２とすれば良い。For example, if vol is higher than vol2, the channel selection voltage may be increased to vol2, and if it is lower than vol2, the channel selection voltage may be decreased to V/2.

第４図中１０１゜１０２は電圧比較器であり、ＡＦＴ信
号として例えば第５図ａに示す■。In FIG. 4, reference numerals 101 and 102 are voltage comparators, and the AFT signal is shown, for example, in FIG. 5a.

、が入力される。比較器１０１はｖｏｌ２よりわずかに
高い電圧ＶＲＩが比較電圧として与えられており、第５
図すのようにＡＦＴ信号がＶＲｔより高いとき高レベル
となる信号を出力する。, is input. The comparator 101 is given a voltage VRI slightly higher than vol2 as a comparison voltage, and the fifth
As shown in the figure, when the AFT signal is higher than VRt, a signal that becomes high level is output.

一方、比較器１０２はｖｏｌ２よりわずかに低い電圧Ｖ
Ｒ２が比較電圧として与えられており、第５図Ｃのよう
にＡＦＴ信号がＶＨ２より低いとき高レベルとなる信号
を出力する。On the other hand, the comparator 102 outputs a voltage slightly lower than vol2.
R2 is given as a comparison voltage, and as shown in FIG. 5C, a signal that becomes high level when the AFT signal is lower than VH2 is output.

これら比較器１０１，１０２の出力す、ｃは各々波形成
形用バッファ１０３，１０４を経てＯＲ回路１０５に入
力され、ＯＲ回路１０５から第５図ｄに示す信号が出力
される。The outputs of the comparators 101 and 102 are input to the OR circuit 105 via waveform shaping buffers 103 and 104, respectively, and the OR circuit 105 outputs the signal shown in FIG. 5d.

選局電圧の微調整は再生時、つまりＲ／Ｗ信号が高レベ
ルのときに行なわれる。Fine adjustment of the channel selection voltage is performed during reproduction, that is, when the R/W signal is at a high level.

すなわち、ＯＲ回路１０５の出力ｄがＡＮＤ回路１０６
、ＯＲ回路１０７を経てＡＮＤ回路１１０に入力され、
このＡＮＤゲート１１９によりクロックパルスＣＰ２の
通過が制御されて、第５図ｅに示すクロックパルスが作
成され、第１図の第２０カウンタ１２に与えられる。That is, the output d of the OR circuit 105 is the output of the AND circuit 106.
, is input to the AND circuit 110 via the OR circuit 107,
The AND gate 119 controls the passage of the clock pulse CP2 to produce the clock pulse shown in FIG. 5e, which is applied to the 20th counter 12 in FIG.

一方、比較器１０１出力はさらにバッファ１０３、ＯＲ
回路１０８を経て第２のカウンタ１２のＵ／Ｄ端子に加
えられる。On the other hand, the output of the comparator 101 is further processed by the buffer 103, OR
It is applied to the U/D terminal of the second counter 12 via the circuit 108.

すなわち比較器１０１の出力すが高レベルのときはカウ
ンタ１２をアップカウントさせて選局電圧を増加させ、
比較器１０２の出力Ｃが高レベルのときはカウンタ１２
をダウンカウントさせて選局電圧を下げ、完全同調点で
あるＰ点に達した後カウンタ１２へのクロックパルス供
給を停止させる。That is, when the output of the comparator 101 is at a high level, the counter 12 is incremented to increase the channel selection voltage.
When the output C of the comparator 102 is high level, the counter 12
is counted down to lower the channel selection voltage, and after reaching point P, which is the complete tuning point, the supply of clock pulses to the counter 12 is stopped.

このようにして選局電圧の微調整が完了する。In this way, the fine adjustment of the channel selection voltage is completed.

以上説明したように、本発明の選局装置においては、第
１のカウンタの出力データとメモリより読出されたデー
タとを比較する第１の比較回路および第１のフリップフ
ロップ、第１の低域フィルタの経路で得られた直流電圧
に、第１および第２のカウンタの出力データを直接比較
する第２の比較回路および第２のフリップフロップ、第
２の低域フィルタの経路で得られた微調用の直流電圧を
重畳するようにしたので、ディジタル的な制御により簡
単に選局電圧の微調整を行なうことができる。As explained above, the channel selection device of the present invention includes a first comparison circuit and a first flip-flop that compare the output data of the first counter and the data read from the memory, and a first low frequency A second comparator circuit and a second flip-flop that directly compare the output data of the first and second counters to the DC voltage obtained in the filter path, and a fine adjustment obtained in the second low-pass filter path. Since the direct current voltage for the channel is superimposed, the channel selection voltage can be easily finely adjusted by digital control.

すなわち、選局電圧にＡＦＴ信号を重畳する従来の方式
では、ＡＦＴ信号のレベルを受信周波数帯に応じて切換
える必要があったが、本発明によれば第２０カウンタの
出力データをディジタル的に制御すれば、微調用の直流
電圧は単純に選局電圧に加算するだけでよいので、回路
構成が極めて簡単となる。That is, in the conventional method of superimposing the AFT signal on the channel selection voltage, it was necessary to switch the level of the AFT signal according to the receiving frequency band, but according to the present invention, the output data of the 20th counter can be digitally controlled. Then, the DC voltage for fine adjustment need only be simply added to the channel selection voltage, making the circuit configuration extremely simple.

また、アナログ信号を扱う部分が最少限で済むことから
、ＩＣ化する上でも非常に有利であり、さらに、微調用
の可変容量ダイオードを用いる方式と比べても、部品点
数が大幅に少なくて済み、コストが非常に安くなる。In addition, since the parts that handle analog signals are kept to a minimum, it is very advantageous when integrated into an IC.Furthermore, the number of components is significantly reduced compared to a method that uses variable capacitance diodes for fine adjustment. , the cost will be very low.

また、上記実施例ではＡＦＴ信号を用いて第２のカウン
タの制御を行なっているため、選局電圧の微調整を自動
的に行なうことができる。Further, in the above embodiment, since the second counter is controlled using the AFT signal, fine adjustment of the channel selection voltage can be performed automatically.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す選局装置の構成図、第
２図はＡＦＴ回路の具体例を示す回路図、第３図は同回
路の出力であるＡＦＴ信号レベルと中間周波数偏差との
関係を示す特性図、第４図は同実施例における制御回路
の内部構成例を示す図、第５図は同制御回路の動作を説
明するためのタイムチャートである。 ３Ｌ３２・・・・・・フリップフロップ。Fig. 1 is a configuration diagram of a channel selection device showing an embodiment of the present invention, Fig. 2 is a circuit diagram showing a specific example of an AFT circuit, and Fig. 3 is an AFT signal level and intermediate frequency deviation output from the circuit. FIG. 4 is a diagram showing an example of the internal configuration of the control circuit in the same embodiment, and FIG. 5 is a time chart for explaining the operation of the control circuit. 3L32...Flip-flop.

Claims (1)

【特許請求の範囲】 １ 第１のクロックパルスをカウントする第１０カウン
タと、前記第１のクロックパルスより十分低い周波数の
第２のクロックパルスをカウントする第２のカウンタと
、この第２のカウンタの各放送局に対応した出力データ
を異なるアドレスに予め記憶したメモリと、このメモリ
より選択的に読出されたデータと前記第１０カウンタの
出力データとを比較する第１の比較回路と、前記第１お
よび第２のカウンタの各出力データを直接比較する第２
の比較回路と、前記第１のカウンタが所定の一状態にな
る毎にセットされ前記第１および第２の比較回路の各一
致検出出力によりそれぞれリセットされる第１および第
２のフリップフロップと、これら第１および第２のフリ
ップフロップの各出力から直流成分を抽出する第１およ
び第２の低域フィルタと、これら第１および第２の低域
フィルタの各出力を合成し可変容量ダイオードを同調素
子とするチューナに選局電圧として供給する回路と、前
記第２０カウンタの出力値を調整して前記選局電圧の微
調整を行なう制御回路とを備えたことを特徴とする選局
装置。 ２ 前記制御回路は前記チューナ内に設けられた自動微
調回路の出力信号を用いて前記チューナの同調点が完全
同調点となるように前記第２０カウンタのカウント方向
および前記第２０カウンタに入力される前記第２のクロ
ックパルスの個数を制御するように構成されることを特
徴とする特許請求の範囲１記載の選局装置。[Scope of Claims] 1. A tenth counter that counts first clock pulses, a second counter that counts second clock pulses having a sufficiently lower frequency than the first clock pulse, and this second counter. a memory in which output data corresponding to each of the broadcasting stations is stored in advance at different addresses; a first comparison circuit that compares the data selectively read from the memory with the output data of the tenth counter; A second counter that directly compares each output data of the first and second counters.
a comparison circuit, and first and second flip-flops that are set each time the first counter reaches a predetermined state and are reset by respective match detection outputs of the first and second comparison circuits, First and second low-pass filters extract DC components from the outputs of the first and second flip-flops, and the outputs of the first and second low-pass filters are combined to tune the variable capacitance diode. A tuning device comprising: a circuit that supplies a tuning voltage to a tuner as an element; and a control circuit that finely adjusts the tuning voltage by adjusting the output value of the twentieth counter. 2. The control circuit uses an output signal of an automatic fine adjustment circuit provided in the tuner to input the count direction of the 20th counter and the 20th counter so that the tuning point of the tuner becomes a perfect tuning point. The channel selection device according to claim 1, characterized in that it is configured to control the number of said second clock pulses.