JPS59188230A - Mos integrated circuit device - Google Patents
Mos integrated circuit deviceInfo
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- JPS59188230A JPS59188230A JP6217483A JP6217483A JPS59188230A JP S59188230 A JPS59188230 A JP S59188230A JP 6217483 A JP6217483 A JP 6217483A JP 6217483 A JP6217483 A JP 6217483A JP S59188230 A JPS59188230 A JP S59188230A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/24—Storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された集積回路装置に関するもので
、例えば、プリンターの駆動回路を含むものに有効な技
術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an integrated circuit device configured with MOSFETs (insulated gate field effect transistors), and relates to a technology that is effective for devices including, for example, printer drive circuits. It is.
例えば、ドツトプリンターを駆動する回路において、電
源遮断時等のように電源電圧が上記駆動回路の動作電圧
以下に低下すると、その論理レベルが不定となって、印
字を行なわせるようなパルスを出力させてしまうことが
ある。For example, in a circuit that drives a dot printer, when the power supply voltage drops below the operating voltage of the drive circuit, such as when the power is cut off, the logic level becomes undefined and the pulse that causes printing is output. Sometimes it happens.
このような誤印字を防止するため、例えば、電源電圧の
立ち下がりを速くするような電源回路を用いることが考
えられるが、その分回路素子数が多くなる等の欠点を有
する。In order to prevent such erroneous printing, for example, it is possible to use a power supply circuit that speeds up the fall of the power supply voltage, but this has drawbacks such as an increase in the number of circuit elements.
この発明の目的は、電源電圧が動作下限電圧以下に低下
した時に出力を所定レベルに設定することのできるＭＯ
３集積回路装置を提供することにある。An object of the present invention is to provide a MONO that can set the output to a predetermined level when the power supply voltage drops below the operating lower limit voltage.
3 to provide an integrated circuit device.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、オープンドレイン出力構成の出力ＭＯ３ＦＥ
Ｔのゲートとソース間に所定のインピーダンス手段を設
けることによって、その駆動回路の動作下限電圧以下で
の動作時に出力ＭＯ−３ＦＥＴをオフ状態に固定させる
ものである。In other words, the output MO3FE with open drain output configuration
By providing a predetermined impedance means between the gate and source of the T, the output MO-3FET is fixed in the off state when the drive circuit operates at a lower operating limit voltage or less.
〔実施例１〕
第１図には、この発明の一実施例の回路図が示されいる
。[Embodiment 1] FIG. 1 shows a circuit diagram of an embodiment of the present invention.
同図の各回路素子は、公知のＭＯ３集積回路の製造技術
によって、１個のシリコンのような半導体基板上におい
て形成される。Each circuit element in the figure is formed on a single semiconductor substrate, such as silicon, by a known MO3 integrated circuit manufacturing technique.
特に制限されないが、ｐチャンネルＭＯ３ＦＥＴＱＩと
ｎチャンネルＭＯ３ＦＥＴＱ２とで構成されたＣＭＯ３
（相補型ＭＯ３）インバータ回路が、オープンドレイン
出力構成の出力ＭＯ３ＦＥＴＱ３の駆動回路を構成する
。この出力ＭＯ３ＦＥＴＱ３は、特に制限されないが、
ｎチャンネルＭＯ３ＦＥＴで構成され、そのドレインが
出力端子ＯＵＴに接続され、例えば、ドツトプリンター
のマグネットの駆動電流を流すものである。Although not particularly limited, a CMO3 composed of a p-channel MO3FETQI and an n-channel MO3FETQ2
The (complementary MO3) inverter circuit constitutes a drive circuit for the output MO3FETQ3 having an open drain output configuration. Although this output MO3FETQ3 is not particularly limited,
It is composed of an n-channel MO3FET, the drain of which is connected to the output terminal OUT, through which a driving current for, for example, a dot printer's magnet flows.
この実施例では、上記出力ＭＯ３ＦＥＴＱ３のゲートと
回路の接地電位との間に、抵抗Ｒが設けられる。この抵
抗Ｒの抵抗値は、上記駆動回路等のＣＭＯ３回路の通常
の動作電圧範囲でのｐチャンネルＭＯ３ＦＥＴＱＩのコ
ンダクタンス特性に対して十分大きく、下限動作電圧以
下でのコンダクタンス特性に対しては小さく設定される
ものである。この抵抗Ｒは、例えばポリシリコン抵抗又
は拡散抵抗のような抵抗素子が用いられる。In this embodiment, a resistor R is provided between the gate of the output MO3FETQ3 and the ground potential of the circuit. The resistance value of this resistor R is set to be sufficiently large for the conductance characteristic of the p-channel MO3FET QI in the normal operating voltage range of the CMO3 circuit such as the above-mentioned drive circuit, and small for the conductance characteristic below the lower limit operating voltage. It is something that As this resistor R, a resistive element such as a polysilicon resistor or a diffused resistor is used, for example.
〔実施例２〕
第２図には、この発明の他の一実施例の回路図が示され
いてる。同図のＭＯ３ＦＥＴＱＩ〜Ｑ３は、上記第１図
の実施例と同様であるので、その説明を省略する。この
実施例では、上記抵抗Ｒに代え、ディプレッション型Ｍ
Ｏ３ＦＥＴＱ４のソース、ゲート間を接続することによ
って得られる定電流源が設けられる。[Embodiment 2] FIG. 2 shows a circuit diagram of another embodiment of the present invention. The MO3FETs QI to Q3 in the same figure are the same as those in the embodiment shown in FIG. 1 above, so the explanation thereof will be omitted. In this embodiment, instead of the above-mentioned resistor R, a depression type M
A constant current source obtained by connecting the source and gate of O3FETQ4 is provided.
この定電流源の電流値１ｂは、第３図の動作波形図に示
すように、ｐチャンネルＭＯ３ＦＥＴＱ１に流れる電流
ｉａに対して、その通常の動作電源電圧範囲では十分小
さく、下限動作電圧ＶＬより電ＷＭ電圧ＶＤＤが低下し
て時には逆転するように設定される。すなわち、上記電
源電圧ＶＤＤの低下に伴い、ｐチャンネルＭＯ３ＦＥＴ
ＱＩに流れる電流ｉａが低下するので、上記下限動作電
圧ＶＬ付近の電流ｉａより定電流ｉｂが大きくなるよう
にその電流値を設定するものである。As shown in the operating waveform diagram of FIG. 3, the current value 1b of this constant current source is sufficiently small in the normal operating power supply voltage range with respect to the current ia flowing through the p-channel MO3FET Q1, and is lower than the lower limit operating voltage VL. It is set so that the WM voltage VDD decreases and sometimes reverses. That is, as the power supply voltage VDD decreases, the p-channel MO3FET
Since the current ia flowing through QI decreases, the current value is set so that the constant current ib is larger than the current ia near the lower limit operating voltage VL.
上記実施例回路におていは、いずれの回路においても、
通常動作電圧のもとでは上記抵抗Ｒ１定電流ｉｂは、駆
動回路のコンダクタンス特性、動作電流に対して無視で
きる程度に設定されているので、通常の回路動作には何
等悪影響を与えることにはならない。そして、例えば、
電源遮断時等により電源電圧ＶＤＤが低下してその下限
動作電圧以下に低下して時、その信号レベルが不定とな
り、例えｐチャンネルＭＯ３ＦＥＴＱＩがオン状態とな
っても、上記抵抗Ｒ１定電流ｉｂにより出力ＭＯ３ＦＥ
ＴＱ３のゲート電圧をロウレベル（接地電位側）とする
のでこの出力ＭＯ３ＦＥＴＱ３をオフ状態に固定させる
こととなる。In any of the above embodiment circuits,
Under normal operating voltage, the constant current ib of the resistor R1 is set to a level that can be ignored with respect to the conductance characteristics and operating current of the drive circuit, so it will not have any adverse effect on normal circuit operation. . And for example,
When the power supply voltage VDD drops to below its lower limit operating voltage due to power cut-off, etc., the signal level becomes unstable, and even if the p-channel MO3FET QI is in the on state, the constant current ib of the resistor R1 prevents the output from occurring. MO3FE
Since the gate voltage of TQ3 is set to low level (ground potential side), this output MO3FETQ3 is fixed in the off state.
＋１１電源電圧ＶＤＤが回路の動作下限電圧以下に低下
した時、上記抵抗Ｒ又は定電流ｉｂによって出力ＭＯ３
ＦＥＴＱ３のゲート電圧をロウレベル側に固定できるの
で、出力ＭＯ３ＦＥＴＱ３がオン状態となることによっ
て生じる誤動作を防止することができるという効果が得
られる。+11 When the power supply voltage VDD drops below the circuit operating lower limit voltage, the output MO3 is increased by the resistor R or constant current ib.
Since the gate voltage of FETQ3 can be fixed to the low level side, it is possible to prevent malfunctions caused by turning on the output MO3FETQ3.
（２）上記（１１により、例えばトンドブリンターの駆
動回路にあっては、不所望な印字動作が防止できるとい
う効果が得られる。(2) According to (11) above, for example, in a drive circuit for a print printer, it is possible to prevent undesired printing operations.
（３）上記の誤動作を防止する回路は、半導体集積回路
装置に内蔵されるので、簡単な電源回路を利用できるこ
とによって、その分価格を安くすることができる。(3) Since the circuit for preventing the above-mentioned malfunction is built into the semiconductor integrated circuit device, a simple power supply circuit can be used, and the price can be reduced accordingly.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記出力ＭＯ
３ＦＥＴＱ３を駆動する駆動回路は、インバータ回路の
他、所定の論理ゲート機能をもった回路であってもよく
、その回路構成は、ＣＭＯ３回路の他ｐチャンネルＭＯ
５Ｆ、ＥＴ又はｎチャンネルＭＯ５ＦＥＴのみによって
構成するものあってもよい。また、出力ＭＯ３ＦＥＴＱ
３は、ｐチャンネルＭＯ３ＦＥＴで構成するものであっ
てもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the above output MO
The drive circuit that drives the 3FETQ3 may be a circuit having a predetermined logic gate function in addition to an inverter circuit, and its circuit configuration is similar to that of a p-channel MO in addition to the CMO3 circuit.
It may be constructed only of 5F, ET, or n-channel MO5FET. In addition, the output MO3FETQ
3 may be composed of a p-channel MO3FET.
また、上記オーブンドレイン出力形式の出力ＭＯ３ＦＥ
ＴＱ３のゲートとソース間に設けられるインピーダンス
手段は、上記同様な動作を実現するものであれば何であ
ってもよい。In addition, the output MO3FE of the above oven drain output format
The impedance means provided between the gate and source of TQ3 may be any impedance means as long as it realizes the same operation as described above.
以上の説明では主として本願発明者によってなされた発
明をその背景となったドツトプリンターの駆動回路に適
用した場合について説明したが、これに限定されるもの
ではなく、オープンドレイン出力形式の出力回路を含む
ＭＯ３集積回路装置に広く適用することができるもので
ある。The above description has mainly explained the case where the invention made by the present inventor is applied to the drive circuit of a dot printer, which is the background thereof, but is not limited to this, and includes an output circuit of an open drain output format. It can be widely applied to MO3 integrated circuit devices.
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図、
第３図は、その動作を説明するための波形図である。
第 １
第 ２１
第 ３
Ｉ又５
ゝ〜、FIG. 1 is a circuit diagram showing one embodiment of this invention, FIG. 2 is a circuit diagram showing another embodiment of this invention, and FIG. 3 is a waveform diagram for explaining its operation. . 1st 21st 3rd I or 5 ~,
Claims (1)
駆動信号を形成するＭＯＳＦＥＴで構成された駆動回路
と、その下限動作電圧以下の電源電圧に対して、上記出
力ＭＯＳ Ｆ ＥＴのゲート電圧を接地電位側に固定さ
せるインピーダンス手段とを含むことを特徴とするＭＯ
８集積回路装置。 ２、上記駆動回路は、ＣＭＯ３回路で構成されるもので
あることを特徴とする特許請求の範囲第１項記載のＭＯ
５集積回路装置。 ３、上記インピーダンス手段は、定電流源を構成するＭ
ＯＳＦＥＴで構成されるものであることを特徴とする特
許請求の範囲第１又は第２項記載のＭＯ３集積回路装置
。[Claims] 1. A drive circuit composed of an oven drain output MO3FET and a MOSFET that forms a drive signal thereof, and a gate of the output MOSFET for a power supply voltage below its lower limit operating voltage. and impedance means for fixing the voltage to the ground potential side.
8 integrated circuit devices. 2. The MO according to claim 1, wherein the drive circuit is composed of three CMO circuits.
5 integrated circuit devices. 3. The impedance means constitutes a constant current source.
The MO3 integrated circuit device according to claim 1 or 2, characterized in that it is constituted by an OSFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217483A JPS59188230A (en) | 1983-04-11 | 1983-04-11 | Mos integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217483A JPS59188230A (en) | 1983-04-11 | 1983-04-11 | Mos integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188230A true JPS59188230A (en) | 1984-10-25 |
Family
ID=13192492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217483A Pending JPS59188230A (en) | 1983-04-11 | 1983-04-11 | Mos integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188230A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161813A (en) * | 1988-12-14 | 1990-06-21 | Nec Corp | Rs232c line driver ic |
-
1983
- 1983-04-11 JP JP6217483A patent/JPS59188230A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161813A (en) * | 1988-12-14 | 1990-06-21 | Nec Corp | Rs232c line driver ic |
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