JPS59186416A - Converting circuit - Google Patents
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- JPS59186416A JPS59186416A JP6088183A JP6088183A JPS59186416A JP S59186416 A JPS59186416 A JP S59186416A JP 6088183 A JP6088183 A JP 6088183A JP 6088183 A JP6088183 A JP 6088183A JP S59186416 A JPS59186416 A JP S59186416A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ディジタル−アナログ変換器、アナログ−デ
ィジタル変換器として知られている変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to conversion circuits, also known as digital-to-analog converters or analog-to-digital converters.
上記変換回路のうち、ディジタル変換回路について述べ
ると、セグメント方式、ラダ一方式等の各種変換方法が
知られている。Among the above conversion circuits, regarding digital conversion circuits, various conversion methods such as a segment method and a ladder one-way method are known.
本願発明に先立ち、本発明者が上記ディジタル−アナロ
グ変換器を検討したところ、下記の如き欠陥を有してい
ることが判明した。Prior to the invention of the present application, the inventor investigated the above-mentioned digital-to-analog converter and found that it had the following defects.
すなわち、セグメント方式とラダ一方式の如き異った方
式によりディジタル−アナログ変換を行い、連続したア
ナログ信号を得る場合、両者の結合点で誤差が大になる
ことが、本発明者の検討により明らかにされた。In other words, the inventor's studies have revealed that when a continuous analog signal is obtained by performing digital-to-analog conversion using different methods such as the segment method and the ladder method, the error becomes large at the connection point between the two methods. was made into
本発明の目的とするところは、上述の如き誤差かまった
（無く、極めて良好な変換動作を行い得＼
る変換回路を提供することにある。An object of the present invention is to provide a conversion circuit that is free from the above-mentioned errors and can perform extremely good conversion operations.
本願において開示される発明の概要を簡単に説明すれば
、下記のとおりである。A brief summary of the invention disclosed in this application is as follows.
すなわち、セグメント回路動作時の電流とラダー回路動
作時の電流との差の電流を得て、補償回路により、ラダ
ー回路動作時の電流を制御し、セグメント回路とラダー
回路との電流増幅率を一致させ、変換動作時の歪を無く
するという目的を達成するものである。In other words, the current difference between the current when the segment circuit is operating and the current when the ladder circuit is operating is obtained, and the compensation circuit controls the current when the ladder circuit is operating to match the current amplification factors of the segment circuit and the ladder circuit. This achieves the purpose of eliminating distortion during conversion operation.
以下、第１図を参照して、本発明を適用したＤ／Ａ変換
器の一実施例を述べる。なお、第１図に示すＤ／Ａ変換
器は、半導体集積回路（以下において１０という）にて
構成されている。An embodiment of a D/A converter to which the present invention is applied will be described below with reference to FIG. Note that the D/A converter shown in FIG. 1 is constructed of a semiconductor integrated circuit (hereinafter referred to as 10).
Ｄ／Ａ変換器は、１２ビツトＤ／Ａ変換器であって、１
０ビツトから１２位ビットまでの上位３ビツトは、いわ
ゆるセグメント方式に構成されている。そして、５ビツ
トから９ビツトまでは、Ｒ−２Ｈのラダー抵抗を有する
、いわゆるラダ一方式に構成され、ＬＳＢ （最小ビッ
ト）〜４ビットまでの下位ビットは、トランジスタのエ
ミッタ面積を変えることにより、Ｄ／Ａ変換が行われる
。The D/A converter is a 12-bit D/A converter, and 1
The upper three bits from the 0th bit to the 12th bit are configured in a so-called segment format. The 5th to 9th bits are configured in a so-called ladder one-way configuration with a ladder resistance of R-2H, and the lower bits from LSB (least bit) to 4th bit are configured by changing the emitter area of the transistor. D/A conversion is performed.
なお、ＩＣの外部接続端子である１置端子〜１２番端子
には、それぞれ１ビツト〜１２ビツトのディジタル信号
が供給される。１３．１４ｉ子は、アナログ信号の出力
南子であり、１５番端子には＋Ｖｃ ｃ電源が供給され
る。Incidentally, 1-bit to 12-bit digital signals are supplied to terminals No. 1 to No. 12, which are external connection terminals of the IC, respectively. The terminals 13 and 14i are analog signal output terminals, and the 15th terminal is supplied with +Vcc power.
選択回路１は、１０ビツト〜１２ビツトのディジタル信
号が供給されたとき、８個のセグメント回路２〜９を選
択的に駆動するためのものである。The selection circuit 1 is for selectively driving eight segment circuits 2-9 when supplied with a 10-bit to 12-bit digital signal.
セグメント２〜９は同一の回路構成になされているので
、セグメント２について回路動作を述べる。Since segments 2 to 9 have the same circuit configuration, the circuit operation for segment 2 will be described.
トランジスタＱ、、Ｑ２．Ｑ３．’Ｑ、は直列接続され
、トランジスタＱ１は選択回路１の出力信号Ｐｏ１によ
ってオン状態に切換えられる。また、トランジスタＱ２
． Ｑ、 、 Ｑ、には、それぞれ基準電圧ｖＲＥＦ１
１ ＶＲＥＦ２１ ■Ｒｚｐ３カ供給すｆｔ、定電流回
路を構成している。なお、基準電圧の各電圧レベルハ、
ＶＲＥＦ□＞ ＶＲＥ Ｆ ２ ＞ Ｖｎ Ｅ Ｆ ３
ニｔｘ サａ テいる。Transistors Q,,Q2. Q3. 'Q' are connected in series, and the transistor Q1 is turned on by the output signal Po1 of the selection circuit 1. Also, transistor Q2
．． Q, , Q, each have a reference voltage vREF1
1 VREF21 ■ ft which supplies Rzp3 power, constitutes a constant current circuit. In addition, each voltage level of the reference voltage is
VREF□＞VRE F 2＞Vn E F 3
I'm here.
補償回路１１は、９ビツト以下のＤ／Ａ変換を行う際の
ｈＦＦ、補償を行うためのものであり、その回路動作に
ついては後に詳述する。トランジスタＱＡは、例えば６
４個のトランジスタから構成され、そのベース電流の引
き込みにより、上記ｈＰ、Ｅ補償を行うものである。ま
た、トランジスタＱＢは、下位４ビツトのＤ／Ａ変換が
行われる際に、上記ｈＰＥ補償を行うものである。更に
、トランジスタＱｌｌＩ Ｑ１０には、それぞれ基準電
圧ＶＲＥＦ２ ｔＶ□Ｆ３が供給され、定電流回路に構
成されている。The compensation circuit 11 is for hFF and compensation when performing D/A conversion of 9 bits or less, and its circuit operation will be described in detail later. Transistor QA is, for example, 6
It is composed of four transistors, and performs the hP and E compensation described above by drawing in the base current. Furthermore, the transistor QB performs the hPE compensation described above when D/A conversion of the lower 4 bits is performed. Further, reference voltages VREF2 and tV□F3 are supplied to transistors QllI and Q10, respectively, and are configured as a constant current circuit.
補償回路１２は、トランジスタＱｔｒｅ Ｑ２□、抵抗
Ｒ３によって構成されている。そして、トランジスタＱ
Ａ、ＱＢの出力電流に関し、９ビツト以下のＤ／Ａ変換
を行う際のｈＦ８補償を行うものである。The compensation circuit 12 includes a transistor Qtre Q2□ and a resistor R3. And transistor Q
Regarding the output currents of A and QB, hF8 compensation is performed when performing D/A conversion of 9 bits or less.
スイッチ回路２１，２２，２３，２４．２５゜２６．２
７，２８．２９は、同一の回路構成であるので、スイッ
チ回路２１について述べる。トランジスタＱ３□、Ｑ３
２には、定電流回路Ｃ８，から定電流が供給されている
。そして、９番端子カ；ら９ビツトのディジタル信号が
供給されたとき、トランジスタＱｓ＋がオン状態に動作
し、トランジスタＱｓｓを駆動する。また、９番端子に
ディジタル信号が供給されないときは、基準電圧■ＲＦ
、Ｆ４によってトランジスタＱ３？ Ｑａｎが駆動され
る。また、抵抗Ｒ，，，Ｒ，□は、基準電圧ｖＲＥＦ５
を基準にして、トランジスタＱｓｓｖ Ｑｓ４にバイア
ス電圧を供給するものである。Switch circuit 21, 22, 23, 24.25°26.2
7, 28, and 29 have the same circuit configuration, so the switch circuit 21 will be described. Transistor Q3□, Q3
2 is supplied with a constant current from a constant current circuit C8. When a 9-bit digital signal is supplied from the 9th terminal, the transistor Qs+ is turned on and drives the transistor Qss. Also, when no digital signal is supplied to terminal 9, the reference voltage ■RF
, transistor Q3 by F4? Qan is driven. Moreover, the resistance R, , R, □ is the reference voltage vREF5
A bias voltage is supplied to the transistor Qssv Qs4 based on the reference voltage.
トランジスタＱ４１＃ Ｑ４□＋ Ｑ４３１ Ｑ４４
１ Ｑ４５は、基準電圧ｖＩＩＥＦ６にもとづいて動
作する定電流回路を構成する。そして、各トランジスタ
Ｑ４１〜Ｑ４５の近傍に付された、１６，８，４，２，
１の数字は、各トランジスＪＱ４１〜Ｑ４６のエミツタ
面積比を変えろことによって決定される電流比である。Transistor Q41# Q4□+ Q431 Q44
1 Q45 constitutes a constant current circuit that operates based on the reference voltage vIIEF6. 16, 8, 4, 2, attached near each transistor Q41 to Q45.
The number 1 is the current ratio determined by changing the emitter area ratio of each transistor JQ41 to Q46.
また、２Ｒ，Ｒが付された抵抗がラダー抵抗であり、ラ
ダー回路網を構成する。Further, the resistors marked with 2R and R are ladder resistors and constitute a ladder circuit network.
トランジスタＱ４Ｑは、下位４ビツトのＤ／Ａ変換を行
うときの電流量を規定するが、その電流量はトランジス
タＱＡの１個の電流量、例えば１６μＡ程度である。そ
して、トランジスタＱ４６を流れる電流は、そのエミッ
タからラダー回路網に供給される。Transistor Q4Q defines the amount of current when performing D/A conversion of the lower 4 bits, and the amount of current is the amount of current of one transistor QA, for example, about 16 μA. The current flowing through transistor Q46 is then fed from its emitter to the ladder network.
トランジスタＱ４７Ｉ Ｑ＋ｓ、Ｑ＋ｏ＋ Ｑ５０は・
上述したトランジスタＱ４１〜Ｑ４５に相当し、エミッ
タ面積を変えることにより、８，４，２．１の電流比を
有するようｊＣなされている。また、トランジスタＱ５
１ ＊ タ’ｒ オ）” Ｄ １＊ 定電Ｒ’ｊＵＦＭ
ｒ ＯＳ ＋＋ ＋！、基準電圧■Ｒ□６を得るための
定電圧回路を構成する。更に、トランジスタＱ６１は、
下位４ビツトのＤ／Ａ変換が行われる際の電流変化を検
出し、ｈＦＥ補償を行うための出力電流をトランジスタ
ＱＢに供給する。なお、トランジスタＱ４ｇのコレクタ
電流とトランジスタＱ６１の出力電流（エミッタ電流）
とは同一である。Transistor Q47I Q+s, Q+o+ Q50 is.
It corresponds to the transistors Q41 to Q45 described above, and is designed to have a current ratio of 8, 4, and 2.1 by changing the emitter area. Also, transistor Q5
1 * Constant voltage R'jUFM
r OS ++ ＋! , a constant voltage circuit for obtaining the reference voltage ■R□6 is constructed. Furthermore, the transistor Q61 is
A current change when D/A conversion of the lower 4 bits is performed is detected, and an output current for performing hFE compensation is supplied to transistor QB. Note that the collector current of transistor Q4g and the output current (emitter current) of transistor Q61
are the same.
ところで、Ｄ／Ａ変換を行う場合、１置端子〜１２番端
子にディジタル信号が供給される。そして、上位３ピツ
トに関しては、選択回路１の動作により、２３の出力信
号Ｐ。が得られる。この結果、セグメント回路２〜９０
１回路、又は複数回路が選択的に駆動され、電流引き込
み量に対応したアナログ信号が得られる。By the way, when performing D/A conversion, digital signals are supplied to the 1st to 12th terminals. As for the top three pits, 23 output signals P are generated by the operation of the selection circuit 1. is obtained. As a result, segment circuits 2 to 90
One circuit or multiple circuits are selectively driven, and an analog signal corresponding to the amount of current drawn is obtained.
また、ＬＳＢ〜９ビットまでのＤ／Ａ変換を行う場合は
、各スイッチ回路２１〜２９につき、上記トランジスタ
Ｑｓ＋＋ Ｑｓｌ！に相当するトランジスタがオン状態
に動作する。そして、電流引き込み量に対応したアナロ
グ信号が得られる。Further, when performing D/A conversion from LSB to 9 bits, each of the switch circuits 21 to 29 uses the transistors Qs++ Qsl! The transistor corresponding to 1 operates in the on state. Then, an analog signal corresponding to the amount of current drawn is obtained.
なお、上記Ｄ／Ａ変換器においては、ＬＳＢ〜１２ビッ
トのディジタル信号が供給されたとき、例えば４０９６
μＡの出力電流１゜が流れる。ディジタル信号を選択的
に供給することにより、０μＡから２１２ １の段階で
出力電流■。が変化することになる。Note that in the above D/A converter, when a digital signal of LSB to 12 bits is supplied, for example, 4096
An output current of 1° of μA flows. By selectively supplying a digital signal, the output current can be set in stages from 0 μA to 212 1. will change.
そして、Ｄ／Ａ変換を行う際には、出力電流Ｉ。Then, when performing D/A conversion, the output current I.
が４０９６μＡの場合、１段階毎の差が１／４０９６μ
Ａであればよいが、実際には１段階毎に誤差が°発生し
、しかも上位３ビツトとＬＳＢ〜９ビットとの切換え時
に最とも発生しやすい。そこで、補償口・路１’ｉ、１
２の説明に先立ち、誤差が発生する一因を述べる。If is 4096μA, the difference for each step is 1/4096μ
A may be sufficient, but in reality, an error occurs at each step, and is most likely to occur when switching between the upper 3 bits and the LSB to 9 bits. Therefore, compensation port/road 1'i, 1
Prior to the explanation of 2, we will explain the cause of the error.
先ス、セグメント回路２〜９のトランジスタＱｉ ＋
Ｑ＋’のコレクタ電流とトランジスタＱ２ ＋Ｑ２′
のコレクタ電流について述べる。各セグメント回路２〜
９のトランジスタの段数が同一であるから、上記コレク
タ電流は互いに等しい。しかるに、セグメント回路２〜
９と９ビツト以下のＤ／Ａ変換を行う際の電流経路とを
みると、後者の万がトランジスタＱ４１−Ｑ４５、更に
トランジスタＱ３３？ Ｑ３４０２段分だけ、段数が多
い。従って、セグメント回路２〜９が動作したときと、
スイッチ回路２１〜２５が動作したときとでは、両者の
間にｈゆの差が生じる。そして、上記ｈＦＦ、の差を補
償する目的で、補償回路１１．１２が設けられている。First, transistors Qi + of segment circuits 2 to 9
Collector current of Q+' and transistor Q2 +Q2'
Let's talk about the collector current. Each segment circuit 2~
Since the number of stages of the 9 transistors is the same, the collector currents are equal to each other. However, segment circuit 2~
9 and the current path when performing D/A conversion of 9 bits or less, the latter one is connected to transistors Q41-Q45 and further transistor Q33? The number of stages is larger by 2 stages of Q340. Therefore, when segment circuits 2 to 9 operate,
There is a difference in h between the two when the switch circuits 21 to 25 operate. Compensation circuits 11 and 12 are provided for the purpose of compensating for the difference in hFF.
ここで、補償回路１１，１２の働きを明確にするために
、上記補償回路１１．１２が設けられていない場合につ
いて述べ、次いで補償回路の回路動作について述べる。Here, in order to clarify the function of the compensation circuits 11 and 12, a case will be described in which the compensation circuits 11 and 12 are not provided, and then the circuit operation of the compensation circuits will be described.
トランジスタＱ４１〜Ｑ４６のｈＦゆをｈＦＺ１９トラ
ンジスタＱｓｓ＊ Ｑ３４のｈＦＥをｈＦＦ、２とす
る。そして、補償回路１１．１２がない場合の出力電流
工。の総和を求めると、
■
となる。なお、上式における１は、上述したトランジス
タＱ、＋ ｅ Ｑ＋’ ＊ Ｑ２ ＊ Ｑ２’の
コレクタ電流である。Let hF of transistors Q41 to Q46 be hFZ19, transistor Qss*, and hFE of Q34 be hFF, 2. And the output current when there is no compensation circuit 11.12. When we find the sum of , we get ■. Note that 1 in the above equation is the collector current of the above-mentioned transistor Q, +e Q+' * Q2 * Q2'.
そして、トランジスタＱｓｓがオン状態になったとき、
トランジスタＱ３３？ Ｑ４１の電流経路を流れる電
流はほぼ同一であるから、上式におけるｈＦＺ□、ｈＦ
Ｆ、２は同一と見做すことができる。Then, when the transistor Qss is turned on,
Transistor Q33? Since the currents flowing through the current path of Q41 are almost the same, hFZ□ and hF in the above equation
F and 2 can be considered to be the same.
故に、ｈＦＥ□−ｈＦＥ２ ＝ ｈ□とすると、となる
。Therefore, if hFE□−hFE2=h□, then it becomes.
ここで、ｈ、ウニ１００とすると、上記Σ工。は電流■
の９８．３％になり、−１，９７％の誤差を生じること
になる。Here, if h is 100 sea urchins, then the above Σ. is the current■
This results in an error of -1.97%.
そこで、上記誤差を補償するために、補償回路１１を設
けた場合の誤差について述べる。Therefore, the error when the compensation circuit 11 is provided to compensate for the above-mentioned error will be described.
補償回路１１におけるトランジスタＱＡのｈＦＥが、上
記ｈＦＥ□、ｈＦＥ２と同一であるとすれば、となる。If hFE of the transistor QA in the compensation circuit 11 is the same as the above hFE□ and hFE2, then the following equation is obtained.
なお、上式における■２は、トランジスタＱＡのコレク
タ電流とする。以下、上式を顔次展開すると
■２
ｈＦ、（］、 ］＋−−ｈ、Ｚ
■
Σ工。＝１
（１＋ｈ、ｗ） ２
を得る。上記電流■２が、■２−２１であると（１＋ｈ
、、）’
となる。上式における第２項は、Σ工。ＶＣおける誤差
分である。例えば、ｈＦ、ｖｌｏｏとすると、Σ■、は
電流■の９９．９９０チになり、ｈＦＥの誤差が大幅に
低減されるものの、完全補償はなされない。なお、トラ
ンジスタＱＡのエミッタ面積は、トランジスタＱ３２１
Ｑ４１のｈＦＥと等しくするため６４倍になされてい
る。Note that 2 in the above equation is the collector current of the transistor QA. Below, by expanding the above equation face-to-face, we obtain ■2 hF, (], ]+--h, Z ■ Σ.=1 (1+h, w) 2. The above current ■2 is ■2-21. and (1+h
,,)'. The second term in the above equation is Σ. This is the error in VC. For example, assuming hF and vlooo, Σ■ becomes 99.990 degrees of current ■, and although the error in hFE is greatly reduced, complete compensation is not achieved. Note that the emitter area of transistor QA is equal to that of transistor Q321.
It is multiplied by 64 to make it equal to the hFE of Q41.
次に、補償回路１２によるｈＦＥの完全補償動作を述べ
る。Next, the complete compensation operation of the hFE by the compensation circuit 12 will be described.
先ず、トランジスタＱ２１のコレクタ電流ＩＹについて
みる。コレクタ電流エアは、トランジスタＱ２ ｓ
Ｑ２’のエミッタ電流１、災にトランジスタＱｏのコレ
クタ電流の１／２である。これは、トランジスタＱ２．
Ｑ、、Ｑ、で構成された定電流回路と、トランジスタＱ
Ａ ＋ （ｈ、！ Ｑ１０で構成された定ｔａ回路と
が、トランジスタの段数が１司−であることによる。First, let's look at the collector current IY of transistor Q21. The collector current air is the transistor Q2 s
The emitter current of Q2' is 1, which is unfortunately 1/2 of the collector current of transistor Qo. This is transistor Q2.
A constant current circuit composed of Q, ,Q, and a transistor Q
A + (h,! This is because the constant ta circuit composed of Q10 has one transistor stage.
上記電流Ｉ、Ｉ工の関係は、トランジスタＱｇ＋Ｑ２’
についてみると、コレクタ電流とエミッタ電流の関係で
あるから、
１、 ＝ １． （１＋ −） ・・・・・・・・・
・・・・・・・・・・・・・・・（１１ＦＥ
となる。′一方、トランジスタＱｕのコレクタ電流は２
・■７であるから、トランジスタＱＡのエミッタ電流は
、
となる。故に、トランジスタＱＡのベースＮ流は、
で決定される。The relationship between the currents I and I is the transistor Qg+Q2'
Since it is the relationship between collector current and emitter current, 1, = 1. (1+ -) ・・・・・・・・・
・・・・・・・・・・・・・・・(11FE.'On the other hand, the collector current of transistor Qu is 2
・■7, so the emitter current of transistor QA is as follows. Therefore, the base N current of transistor QA is determined by:
そして、トランジスタＱＡのベース電流とトランジスタ
Ｑ２９ Ｑ２’のコレクタ電流■との和の電流が、王
立９ビットＤ／Ａ変換を行う際の基準電流になる。従っ
て、出力電流■。の総和は、となる。The sum of the base current of the transistor QA and the collector current (2) of the transistors Q29 and Q2' becomes a reference current when performing royal 9-bit D/A conversion. Therefore, the output current ■. The total sum is .
すなわち、上式（５）から明らかなように、補償回路１
１．１２を設けることにより、セグメント回路２〜９に
よるＤ／Ａ変換時と、ラダー回路網によるＤ／Ａ変換時
との間で、誤差が発生しない。That is, as is clear from the above equation (5), the compensation circuit 1
1.12, no error occurs between the D/A conversion by the segment circuits 2 to 9 and the D/A conversion by the ladder circuit network.
なお、ＬＳＢ〜４ビットＤ／Ａ変換時においても、上記
補償を行う必要がある。このため、トランジスタＱｅ＋
のエミッタをトランジスタＱＢのコレクタに接続し、上
述の如き補償を行うようになされている。トランジスタ
ＱＢは、トランジスタＱＡとして図示された６４個のト
ランジスタのうちの１１固であり、特にトランジスタＱ
Ｂとして別に図示したものである。Note that it is necessary to perform the above compensation even during LSB to 4-bit D/A conversion. Therefore, transistor Qe+
The emitter of QB is connected to the collector of transistor QB to perform the compensation described above. Transistor QB is the 11th transistor out of 64 transistors shown as transistor QA, and in particular transistor QB.
It is shown separately as B.
（１）トランジスタのｈＦＢが異なるＤ／Ａ変換方式に
より、連続したアナログ信号を得る際に、補償回路によ
りＬＩＦＥ差を補償きるので、アナログ信号に誤差が発
生しない。(1) When obtaining continuous analog signals using a D/A conversion method with different hFBs of transistors, the LIFE difference can be compensated for by the compensation circuit, so no errors occur in the analog signals.
以上の説明では、主として本発明者によってなされた発
明を、その背景となった利用分野であるＤ／Ａ変換器に
適用した場合について説明したが、それに限定されるも
のではない。In the above description, the invention made by the present inventor was mainly applied to a D/A converter, which is the background field of application, but the invention is not limited thereto.
例えば、逐次比較型といわれるＡ／Ｄ変換器に用いるこ
ともできる。For example, it can be used in an A/D converter called a successive approximation type.
第１図は本発明の一実施例を示すＤ／Ａ変換器の回路図
である。
２．３．４．５，６，７，８．９・・・セグメント回路
、１１．１２・・・補償回路、２１，２２，２３゜２４
．２５，２６，２７，２８，２９・・・スイッチ回路、
Ｑ＋ ＋ Ｑ＋’ ｔ Ｑ２ ＋ Ｑ２’ ｔ Ｑ
ｓ ｔ Ｑｓ’ ＊ＱＡＩ ＱＢＩ Ｑｕ＊ ＱＩ２
Ｆ Ｑ２１？ Ｑ２１１１ Ｑ３３１Ｑ３４１ Ｑ４１
１ Ｑ４２１ Ｑ４３？ Ｑ４４＃ Ｑ４ｓｒ Ｑ４４
１Ｑ６１・・・トランジスタ、Ｒ，２Ｒ・・・ラダー抵
抗、ＩｆＩＹ−’ｔｉ、■ＲＦ、ＦＩ Ｉ ■ＲＫＦ２
９ ■ＩＬＥ３９ ｖＲＥＦ４１■ＲＥＦ５．■Ｒ１
Ｆ６・・−基準電圧。FIG. 1 is a circuit diagram of a D/A converter showing one embodiment of the present invention. 2.3.4.5, 6, 7, 8.9... Segment circuit, 11.12... Compensation circuit, 21, 22, 23゜24
．． 25, 26, 27, 28, 29... switch circuit,
Q+ + Q+' t Q2 + Q2' t Q
s t Qs' *QAI QBI Qu* QI2
F Q21? Q2111 Q331Q341 Q41
1 Q421 Q43? Q44# Q4sr Q44
1Q61...Transistor, R, 2R...Ladder resistance, IfIY-'ti, ■RF, FI I ■RKF2
9 ■ILE39 vREF41 ■REF5. ■R1
F6...-Reference voltage.
Claims (1)
又はアナログ−ディジタル変換を行う変換回路において
、第１の変換回路動作時の電流を検出するとともに第２
の変換回路動作の電流を検出し、両者の差電流から一方
の変換回路の電流を制御し、これにより第１及び第２の
変換回路の電流増幅率を一致させ、変換動作時の誤差を
無にすることを特徴とする変換回路。1. In a conversion circuit that performs digital-to-analog conversion or analog-to-digital conversion using a plurality of conversion circuits, the current when the first conversion circuit is operating is detected, and the second
The current of the converter circuit is detected, and the current of one converter circuit is controlled based on the difference current between the two converters, thereby matching the current amplification factors of the first and second converter circuits and eliminating errors during the converter operation. A conversion circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088183A JPS59186416A (en) | 1983-04-08 | 1983-04-08 | Converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088183A JPS59186416A (en) | 1983-04-08 | 1983-04-08 | Converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186416A true JPS59186416A (en) | 1984-10-23 |
| JPH0362056B2 JPH0362056B2 (en) | 1991-09-24 |
Family
ID=13155156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088183A Granted JPS59186416A (en) | 1983-04-08 | 1983-04-08 | Converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186416A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173553B2 (en) | 2004-09-29 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Current summing digital-to-analog converter |
| DE112007003714T5 (en) | 2007-11-20 | 2010-12-02 | Advantest Corp. | D / A converter and electron beam exposure device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100755A (en) * | 1977-02-14 | 1978-09-02 | Precision Monolithics Inc | Binary bcd mode da converter |
| JPS5534536A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Digital-analog converter |
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
-
1983
- 1983-04-08 JP JP6088183A patent/JPS59186416A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100755A (en) * | 1977-02-14 | 1978-09-02 | Precision Monolithics Inc | Binary bcd mode da converter |
| JPS5534536A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Digital-analog converter |
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173553B2 (en) | 2004-09-29 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Current summing digital-to-analog converter |
| DE112007003714T5 (en) | 2007-11-20 | 2010-12-02 | Advantest Corp. | D / A converter and electron beam exposure device |
| US8223045B2 (en) | 2007-11-20 | 2012-07-17 | Advantest Corp. | D/A converter and electron beam exposure apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362056B2 (en) | 1991-09-24 |
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