JPS59186191A - Sense amplifier circuit of semiconductor storage device - Google Patents
Sense amplifier circuit of semiconductor storage deviceInfo
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- JPS59186191A JPS59186191A JP58061691A JP6169183A JPS59186191A JP S59186191 A JPS59186191 A JP S59186191A JP 58061691 A JP58061691 A JP 58061691A JP 6169183 A JP6169183 A JP 6169183A JP S59186191 A JPS59186191 A JP S59186191A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体記憶装置（以下メモリと称す）のデータ
線に読み出された読み出し出力を検出するためのセンス
アンプ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sense amplifier circuit for detecting a read output read out to a data line of a semiconductor memory device (hereinafter referred to as memory).
従来のフリップフロップ構成によるセンスアンプ回路例
を第１図に示している。Ｑｘ＝ＱｔはＮチャネル型ＭＯ
Ｓ）ランジスタ、Ｑｓ−ＱｔはＮチャネル型ＭＯＳ）ラ
ンジスタで７リツプフロツプ構成であり、トランジスタ
Ｑｓ−Ｑ４ のソース電極は共通接続され、Ｎチャネル
型ＭＯＳトランジスタＱ、を介してＶＳＳ に接続さ
れており、Ｑ６９Ｑ７はＰチャネル糖負荷ＭＯ８）ラン
ジスタ、ＱＢ ＊ Ｑｏ ｔ ＱｌｏはＰチャネル
型ＭＯＳトランジスタで、プリチャージのために用意さ
れている。Ｌ□はデータ線、Ｌ２はこのＬｌとは補元関
係にあるデータ線、Ｌｓ ＊ Ｌ４ ＃ Ｌ！はタ
イミング信号線、Ｌ、はセンス出力線、Ｌ、はこのＬ６
とは補元関係にあるセンス出力線である。An example of a sense amplifier circuit using a conventional flip-flop configuration is shown in FIG. Qx=Qt is N-channel MO
S) transistors, Qs-Qt are N-channel MOS transistors, and have a seven-lip-flop configuration, the source electrodes of transistors Qs-Q4 are commonly connected, and are connected to VSS via an N-channel MOS transistor Q. Q69Q7 is a P-channel sugar load MO8) transistor, and QB*QotQlo is a P-channel MOS transistor, which is prepared for precharging. L□ is a data line, L2 is a data line that has a complementary relationship with this Ll, Ls * L4 # L! is the timing signal line, L is the sense output line, L is this L6
is a sense output line that has a complementary relationship.
従来の回路の動作を説明する。データ線り、。The operation of the conventional circuit will be explained. Data line.
Ｌ２に情報が出力されていない状態において、タイミン
グ信号線Ｌ３ 、Ｌ４をロー電圧とし、トランジスタＱ
ｘ＊ＱｚｓＱａをオフ状態にさせタイミング信号線Ｌ５
をロー電圧とし、トランジスタＱａ ＋ Ｑｓ ｅ
Ｑｌｏをオン状態にさせることによりり、、Ｌ、がプ
リチャージされる。プリチャージが終了された状態で、
データ線に情報が出力された状態のとき、タイミング信
号線Ｌ１１をハイ電圧にし、トランジスタＱｓ ｅ
Ｑｅ ｅ Ｑｌｏをオフ状態にさせて、タイミング信
号線り、をハイ電圧にし、トランジスタＱ１＄Ｑ２をオ
ン状態にする。これによりデータ線の情報をセンスアン
プ回路にぢ［き入れた状態にし、タイミング信号線Ｌ４
をハイ電圧にし、トランジスタＱ、をオン状態にさせる
。このときセンスアンプ回路はオン状態となり情報の増
幅を行なう。When no information is output to L2, timing signal lines L3 and L4 are set to low voltage, and transistor Q
x*QzsQa is turned off and the timing signal line L5
is a low voltage, and the transistor Qa + Qs e
By turning on Qlo, ,L, is precharged. With precharge finished,
When information is output to the data line, the timing signal line L11 is set to high voltage, and the transistor Qs e
Qe e Qlo is turned off, the timing signal line is set to high voltage, and transistors Q1$Q2 are turned on. As a result, the information on the data line is input into the sense amplifier circuit, and the timing signal line L4
is set to a high voltage, turning on transistor Q. At this time, the sense amplifier circuit is turned on and amplifies information.
上記のような従来の回路においては、センスアンプ回“
路のプリチャージを行なうために、３個のＰチャネル型
ＭＯ８）ランジスタを用いており、センスアンプ回路部
においてこのプリチャージ回路がパターン上で多くの面
積を占有するという欠点があった。In the conventional circuit as described above, the sense amplifier circuit “
In order to precharge the circuit, three P-channel type MO8) transistors are used, and there is a drawback that this precharge circuit occupies a large area on the pattern in the sense amplifier circuit section.
本発明は上記実情を鑑み、この問題を解決すべくなされ
たものでその目的は、センスアンプ回路におけるプリチ
ャージに用するトランジスタの数を減らすことにある。The present invention has been made to solve this problem in view of the above circumstances, and its purpose is to reduce the number of transistors used for precharging in a sense amplifier circuit.
以下図面を参照して本発明の詳細な説明する。第２図は
本発明の実施例であり、Ｌ１２はデータ線、Ｌ１２はこ
のり、／ とは補元関係にあるデータ線で、Ｎチャネル
型ＭＯＳ）ランジスタＱ、／ 、 Ｑ、、／を介してセ
ンスアンプ回路に接続されており、トランジスタ％’＊
ＱＲ’のゲート電極はタイミング信号線Ｔ−３′に共通
接続されている。データ差動入力を検出するためにＮチ
ャネル型ＭＯＳ）ランジスタＱ、’ ｒ Ｑ４’とで
フリップフロップを構成している。トランジスタＱｓ’
のドレイン電極はトランジスタＱ４’のゲート電極に接
続され、Ｑ４′のドレイン電極はトランジスタＱｓ’の
ゲート電極に接続さし、Ｑ３′、Ｑ１′のソース電極は
共通接続されている。この共通線はＮチャネル型ＭＯＳ
）ランジスタＱ、′のドレイン電極に接続され、トラン
ジスタＱ 、／のソース電極はｙｓｓ に接続されて
いる。トランジスタＱ、′のゲート電極にはタイミング
信号Ｍｂ＋’が接続されている。トランジスタＱｓ’
ｇＱ４’のドレイン電極はＰチャネル糖負荷ＭＯ８）ラ
ンεラスタＱａ’ ＋ Ｑ７’のドレイン電極に接続
されており、トランジスタＱ６’ ｐ ＱＸのソース
電極は供給電源’ＶＤＤ に接続されている。Ｐチャ
ネル型ＭＯＳトランジスタＱ１１のソースまたはドレイ
ン電極をトランジスタＱ、′のゲート電極にさせ、トラ
ンジスタＱｌｌのソースまたはドレイン電極をトランジ
スタＱ７／のゲート電極に接続されている。トランジス
タＱｌｌのゲート電極はタイミング信号線り、／に接続
されている。Ｌ 、／はセンス出力線、Ｌ、／はこのＬ
１２とは補元関係にあるセンス出力線である。The present invention will be described in detail below with reference to the drawings. FIG. 2 shows an embodiment of the present invention, in which L12 is a data line, L12 is this line, / is a data line in a complementary relationship, and is connected via N-channel MOS transistors Q, /, Q,, /. is connected to the sense amplifier circuit, and the transistor%'*
The gate electrodes of QR' are commonly connected to the timing signal line T-3'. In order to detect data differential input, a flip-flop is constructed with N-channel type MOS transistors Q and 'rQ4'. Transistor Qs'
The drain electrode of Q4' is connected to the gate electrode of transistor Q4', the drain electrode of Q4' is connected to the gate electrode of transistor Qs', and the source electrodes of Q3' and Q1' are commonly connected. This common line is an N-channel MOS
) is connected to the drain electrode of transistor Q,', and the source electrode of transistor Q,/ is connected to yss. A timing signal Mb+' is connected to the gate electrode of the transistor Q,'. Transistor Qs'
The drain electrode of gQ4' is connected to the drain electrode of the P-channel sugar load MO8) run ε raster Qa' + Q7', and the source electrode of the transistor Q6' p QX is connected to the supply voltage 'VDD'. The source or drain electrode of the P-channel type MOS transistor Q11 is made to be the gate electrode of the transistor Q,', and the source or drain electrode of the transistor Qll is connected to the gate electrode of the transistor Q7/. The gate electrode of the transistor Qll is connected to the timing signal line /. L, / is the sense output line, L, / is this L
Reference numeral 12 denotes a sense output line having a complementary relationship.
本発明の実施例の動作を説明する。データ線Ｌ１’
９ Ｌ２’に情報が出力されていない状態において、タ
イミング信号線Ｌ８’ ＊ Ｌ４’をロー電圧とし、
トランジスタＱ１’ ｒ Ｑｔ’ ＋ Ｑ５’をオ
フ状態にさせ、タイミング信号ｍＬａ’ をロー電圧と
し、トランジスタＱｌｌをオン状態にさせる。このとぎ
トランジスタＱ６’ 、 Ｑフ′は導通状態となり、
Ｌ６’ ｓ Ｌ７’は電源電圧ＶＤＤ からトランジ
スタ％’ ｔ Ｑ、７ のしきい値電圧仕丁がった電
位にチャージされる。The operation of the embodiment of the present invention will be explained. Data line L1'
9 When no information is output to L2', set timing signal line L8' * L4' to low voltage,
The transistor Q1' r Qt' + Q5' is turned off, the timing signal mLa' is set to a low voltage, and the transistor Qll is turned on. The switching transistors Q6' and QF' become conductive, and
L6's L7' is charged to a potential equal to the threshold voltage of the transistor %'tQ,7 from the power supply voltage VDD.
すなわち、トランジスタＱ１＋をオン状態にすることに
より、Ｌ６’ ｌ Ｌ７’をプリチャージすることが
できる。Ｌ６’ ＊ ”７’がプリチャージされた状態
で、データ線に情報が出力されているとき、タイミング
信号線Ｌ５′ をハイ電圧とし、トランジスタＱｔ＋を
オフ状態にさせる。次にタイミング信号線り、／をハイ
電圧とし、トランジスタＱｌ’ ｅ Ｑ２’ をオン
状態にさせる。これによりデータ線の情報をセンスアン
プ回路に引き入れた状態にさせ、タイミング信号線Ｌ４
／ をハイ電圧とし、トランジスタＱ 、／をオン状態
にさせる。このときセンスアンプ回路はオン状態となり
情報の増幅を行なう。That is, by turning on the transistor Q1+, L6' l L7' can be precharged. When L6' * "7" is precharged and information is being output to the data line, the timing signal line L5' is set to a high voltage to turn off the transistor Qt+. Next, the timing signal line L5' is set to a high voltage and the transistor Qt+ is turned off. / is set to a high voltage to turn on the transistor Ql' e Q2'.This causes the information on the data line to be drawn into the sense amplifier circuit, and the timing signal line L4
/ is set to a high voltage, and transistors Q and / are turned on. At this time, the sense amplifier circuit is turned on and amplifies information.
前述より明らかなように、本発明による回路は、電源電
圧に接続されたＰチャネル型負荷ＭＯＳトランジスタの
みを用いてセンスアンプ回路をプリチャージすることが
できる。As is clear from the foregoing, the circuit according to the invention can precharge the sense amplifier circuit using only a P-channel type load MOS transistor connected to the power supply voltage.
以上説明した如く本発明によれば、従来のこの種のセン
スアンプ回路に比べて、プリチャージに要する素子数を
減らすことができる利点がある。As described above, the present invention has the advantage that the number of elements required for precharging can be reduced compared to conventional sense amplifier circuits of this type.
第１図は従来のセンスアンプ回路の一例を示す回路図、
第２図は本発明の実施例を示す回路図である。
Ｌ１＊Ｌ２ｐＬ□／ 、 Ｌ、／ ・・・・・・デー
タ線Ｌ３ ９ Ｌ４ １ ＬＲ＋ ”！’ ＊ Ｌ４
’ ９ Ｌ５’・・・・・・タイミング信号線
ＬＲ＋ ”Ｉ ９ Ｌ６’ ｔ ＩＩ７’・・・・
・・センス出力線Ｑｅ ｓ Ｑｙ ｐ Ｑｓ
＋ Ｑｏ ｅＱｔｏｗＱ６ ＃Ｑ７ １Ｑｌ！
・・・・・・Ｐチャネル型ＭＯ８）ランジスタＱｓ
９Ｑ２ ＋Ｑｓ ｅＱ４ ９Ｑ５ ｙＱ＋ ＋
Ｑｖ’ ＋Ｑ３’ ＋ Ｑ４’ ｅ Ｑ６’・・
・・・・Ｎチャネル型ＭＯ８）ランジスタ。
第１図Figure 1 is a circuit diagram showing an example of a conventional sense amplifier circuit.
FIG. 2 is a circuit diagram showing an embodiment of the present invention. L1*L2pL□/ , L, / ...... Data line L3 9 L4 1 LR+ "!' * L4
' 9 L5'... Timing signal line LR+ "I 9 L6' t II7'...
...Sense output line Qe s Qy p Qs
+ Qo eQtowQ6 #Q7 1Ql!
...P channel type MO8) transistor Qs
9Q2 +Qs eQ4 9Q5 yQ+ +
Qv'+Q3' + Q4' e Q6'...
...N-channel type MO8) transistor. Figure 1
Claims (2)
タのソース電極を電源に接続し、第１のＮチャネル型Ｍ
ＯＳトランジスタのソース電極を接地し、第２および第
３のＮチャネル型ＭＯＳトランジスタのソース電極を前
記第１のＮチャンネル型ＭＯ８）ランジスタのドレイン
電極に接続し、前記第２のＮチャネル型ＭＯＳ）ランジ
スタのドレイン電極に前記第１のＰチャネル型ＭＯ３）
ランジスタのドレイン電極と前記第２のＰチャネル型Ｍ
ＯＳ）ランジスタのゲート電極と第６のＰチャネルｆｆ
１Ｍ０３）ランジスタのソースまたはドレイン電極と前
記第３のＮチャネル型ＭＯＳ）ランジスタのゲート電極
と第４のＮチャネル型ＭＯＳトランジスタのソース電極
とを接続し、前記第３のＮチャネル型ＭＯＳ）ランジス
タのドレイン電極に前記第２のＰチャネル型ＭＯ８）ラ
ンジスタのドレイン電極と前記第３のＰチャネル型ＭＯ
Ｓトランジスタのソースまたはドレイン電極と前記第１
のＰチャネル型ＭＯ８）ランジスタのゲート電極と前記
第２のＮチャネル型ＭＯＳトランジスタのゲート電極と
第５のＮチャネル型ＭＯＳ）ランジスタのソース電極と
を接続し、前記第４のＮチャネル型ＭＯＳ）ランジスタ
のドレイン電極に第１のデータ線を接続し、前記第５の
ＮチャネルＷＭＯ８）ランジスタのドレイン電極に第２
のデータ線を接続し、前記第１のＮチャネル型ＭＯＳト
ランジスタのゲー）！極に第１のタイミング信号線を接
続し、前記第４および第５のＮチャネル型ＭＯＳトラン
ジスタのゲート電極に第２のタイミング信号線を接続し
、前記第６のＰチャネル型ＭＯ８）ランジスタのゲート
電極を第３のタイミング信号線に接続して成ることを特
徴とする半導体記憶装置のセンスアンプ回路。(1) The source electrodes of the first and second P-channel type MO transistors are connected to a power supply, and the first N-channel type MO
The source electrode of the OS transistor is grounded, the source electrodes of the second and third N-channel MOS transistors are connected to the drain electrode of the first N-channel MOS transistor, and the second N-channel MOS transistor is connected to the drain electrode of the second N-channel MOS transistor. the first P-channel type MO3) on the drain electrode of the transistor;
The drain electrode of the transistor and the second P-channel type M
OS) Gate electrode of transistor and sixth P channel ff
1M03) Connect the source or drain electrode of the transistor and the gate electrode of the third N-channel MOS transistor and the source electrode of the fourth N-channel MOS transistor, and The drain electrode of the second P-channel type MO8) The drain electrode of the transistor and the third P-channel type MO
The source or drain electrode of the S transistor and the first
Connecting the gate electrode of the P-channel type MO transistor (8), the gate electrode of the second N-channel type MOS transistor, and the source electrode of the fifth N-channel type MOS transistor; A first data line is connected to the drain electrode of the transistor, and a second data line is connected to the drain electrode of the transistor.
! of the first N-channel MOS transistor). A first timing signal line is connected to the gate electrode of the sixth P-channel MOS transistor, a second timing signal line is connected to the gate electrodes of the fourth and fifth N-channel MOS transistors, and a second timing signal line is connected to the gate electrode of the sixth P-channel MOS transistor. A sense amplifier circuit for a semiconductor memory device, characterized in that an electrode is connected to a third timing signal line.
ジスタのゲート電極に電源を接続して成ることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置のセン
スアンプ回路。(2) A sense amplifier circuit for a semiconductor memory device according to claim 1, characterized in that a power source is connected to the gate electrodes of the fourth and fifth N-channel type MO8 transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061691A JPS59186191A (en) | 1983-04-08 | 1983-04-08 | Sense amplifier circuit of semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061691A JPS59186191A (en) | 1983-04-08 | 1983-04-08 | Sense amplifier circuit of semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186191A true JPS59186191A (en) | 1984-10-22 |
Family
ID=13178526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061691A Pending JPS59186191A (en) | 1983-04-08 | 1983-04-08 | Sense amplifier circuit of semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186191A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237291A (en) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | Mos amplifying circuit |
| JPH0757476A (en) * | 1993-08-12 | 1995-03-03 | Nec Corp | Semiconductor memory integrated circuit |
| US5491667A (en) * | 1991-08-01 | 1996-02-13 | Silicon Engineering, Inc. | Sense amplifier with isolation to bit lines during sensing |
-
1983
- 1983-04-08 JP JP58061691A patent/JPS59186191A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237291A (en) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | Mos amplifying circuit |
| US5491667A (en) * | 1991-08-01 | 1996-02-13 | Silicon Engineering, Inc. | Sense amplifier with isolation to bit lines during sensing |
| JPH0757476A (en) * | 1993-08-12 | 1995-03-03 | Nec Corp | Semiconductor memory integrated circuit |
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