JPS59184560A - 半導体接点構造体 - Google Patents

半導体接点構造体

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JPS59184560A
JPS59184560A JP59000129A JP12984A JPS59184560A JP S59184560 A JPS59184560 A JP S59184560A JP 59000129 A JP59000129 A JP 59000129A JP 12984 A JP12984 A JP 12984A JP S59184560 A JPS59184560 A JP S59184560A
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ポ−ル・エヴアンス・ベ−クマン・ジユニア
ヘンリ−・ジヨン・ゲイベル・ジユニア
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、一般的には、集積回路のだめの半導体接点構
造体に係り、更に具体的には、相補型ＭＯ８（ＣＭＯ８
）装置におけるラッチ・アップを防ぐために、ＣＭＯ８
回路配置で接続されたＦＥＴのソース領域に用いられる
ために適した新規な半導体接点構造体に係る。
〔従来技術〕
０Ｍ０８回路は、電力消費が少々いこと等の利点により
、多くの適用例に適している。それらは、何らＤＣ電力
を消費しない回路配置で同一の基体上にモノリシックに
形成されたＮチャンネル型及びＰチャンネル型のＭＯＳ
トランジスタの組合せを用いている。それらは、ＡＣス
イッチング中だけ大きな電力を消費し、それらの電力使
用は動作周波数とともに増加する。しかし々から、シリ
コン基体のバルク中に形成されたＣＭＯ８装置に本来的
な寄生バイポーラ・トランジスタのＳＣＲ動作による、
ラッチ・アップ効果として知られている効果を受は易い
ことにより、シリコン基体のバルク中の０Ｍ０８回路の
適用範囲の拡大が成る程度阻害されている。例えば、Ｐ
型基体中に形成されたＰチャンネル型ＦＥＴ及びＮチャ
ンネル型ＦＥＴを育し、Ｎ型ポケット領域中に上記Ｐチ
ャンネル型ＦＥＴを肩している０Ｍ０８回路に於ては、
縦方向の寄生ＰＮＰトランジスタ及び横方向の寄生ＮＰ
Ｎトランジスタが存在する。成る励起状態に於て、それ
らの２つの相互接続された寄生バイポーラ・トランジス
タは、ＰＮＰＮ構造体の如く組合わされて動作する様に
トリガされて、正にバイアスされたＰチャンネル型素子
のソースと負にバイアスされた又は接地されたＮチャン
ネル型素子のソースとの間に低抵抗路を形成する。この
抵抗路に大電流が流れた場合には、ＣＭＯ８構造体が破
壊される。ランチ・アップの原因及び効果が従来多くの
技術文献に於て取り上げらｆｔ、　　ランチ・アンプ効
果を除去又は減少させるために幾つかの解決方法が提案
されている。
そのランチ・アンプ現象は、２つの寄生トランジスタの
電流利得の積が１よりも小さければ生じ々いので、この
問題の解決方法の多くは、を生バイポーラ・トランジス
タの電流利得を減少させる方法を用いている。
Ｉ　Ｅ　ＦＪＫ　　Ｔｒａｎｓ、　Ｎｕｃ、　Ｓｅ　ｔ
、、Ｎ５−２０゜扁６．１９７３年１２月、第２９３頁
乃至第２９９頁に於けるＢ、Ｌ、Ｇｒｅｇｏｒｙ及びＢ
、Ｄ。
５ｈａｆｅｒ　による°’　Ｌａｔｃｈ−Ｕｐ　ｉｎ　
ＣＭＯＳＩｎｔｅｇｒａｔｅｄ　　Ｃ４ｒｃｕｉｔｓ　
”　と題する文献に於ては、ラッチ・アップ効果を除去
又は減少させるために６つの技術が提案されている。そ
れらは、寄生トランジスタの電流利得の積を１よりも小
さく減少させるために、ＣＭＯ８構造体に於ける少数キ
ャリア寿命の減少、回路配置の変更、及び０ＭＯ８処理
の変更を用いる方法である。ＴｅｃｈｎｉｃａｌＤｉｇ
ｅｓｔ　　ｆｏｒ　　ｔｈｅ　　Ｉｎｔｅｒｎａｔｉｏ
ｎ＋ａｌＥｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ　Ｍｅｅ
ｔｉｎｇ　　ｉｎＤｅｃｅｍｂｅｒ　１９８０　　ｉｎ
　ＷａｓｈｉｎｇｔｏｎＸＤ。
Ｃ０に於けるＷ、Ｎ、Ｇｒ、ａｎｔ及びＷ、Ｊ。
Ｂｅｒｔｒａｍによる”　Ｅｌｉｍｉ、ｎａｔｉｏｎ　
　ｏｆ　　Ｌａｔｃｈ−Ｕｐ　　ｉｎ　　ＢｕｌｋＣＭ
ＯＳ　”と題する文献に於ては、持続したＳＣＲ動作を
妨げるレベル迄基体の抵抗を減少させるためにＮ十型エ
ヒリキシャル層の出発材料上にＮ型を用いることが論じ
られている。米国特許第４３１８７５０号明細書に於て
は、寄生トランジスタの利得が低下する様に寿命の短（
ろ） かい領域を設けるために回路を高エネルギのイオンで照
射することにより、ラッチ・アップを除く技術が論じら
れている。米国特許第４３２７３６８号明細書に於ては
、半導体基体との間にＰＮ接合を形成している該基体上
の半導体層に形成されたＣＭＯ８構造体が記載されてい
る。このＰＮ接合は、動作中に逆バイアスされて、ラッ
チ・アップ現象を抑制する。ＩＥＤＭ１９Ｂ２、第４６
２頁乃至第４６５頁に於けるＭ、Ｓｕｇｉｎｏ、Ｌ、　
Ａ。
Ａｋｅｒ８　及びＭ、Ｅ＊　Ｒｅｂｅｓｃｈｉｎｉによ
る“ＣＭＯ８Ｌａｔｃｈ−Ｕｐ　　Ｅｌｉｍｉｎａｔｉ
ｏｎ　ＵｓｉｎｇＳｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ、
ＰｕＯ２”と題する文献は、ＰＮＰＮ構造体を除くため
にＰチャンネル型トランジスタのソース及びドレインに
ショットキ障壁接合を用いているＣＭＯ８構造体を開示
している。それらのショットキ障壁は、ＭＯ８Ｆ’ＥＴ
反転層中に少量の少数キャリアを注入して、寄生バイポ
ーラ・トランジスタにより低い利得を生せしめるために
用いられている。この構造体に於ける特に大きな制約は
、ソース及びドレイン接合（４） がゲート電極からずれていることにより生じる、Ｐチャ
ンネル型ＦＥＴの低い利得である。
上述の従来技術は、０ＭＯ８装置に放けるランチ・アッ
プの効果を減少させることを試みている。
本発明は、従来技術による構造体に於ける欠点及び制約
の多くを除き、簡単さ及び従来の方法及び０Ｍ０８回路
との適合性等を与えて、当技術分野に於て更に改良を達
成する。
〔発明の概要〕
本発明の目的は、従来の処理技術を用いて形成される相
補型ＣＭＯ８）ランジスタを肩する半導体装置に於ける
ラッチ・アップ効果を防ぐだめの手段を提供することで
ある。
上記目的は、０Ｍ０８回路に用いられたとき、その寄生
バイポーラ・トランジスタの利得の積を低下させる、本
発明による新規な半導体接点構造体を設けることによっ
て達成される。本発明による新規な半導体接点構造体は
、第１導電型の半導体層中に、第２導電型の縮退的にド
ープされた第１領域と、上記第１領域との間にトンネル
注入界面が形成される様に上記第１領域に隣接して配置
された第１導電型の縮退的にドープされた第２領域とを
含む。又、その接点構造体は、それらの２つの縮退的に
ドープされた領域の少くとも一方に隣接して配置された
導電性子役を肩する。その様な接点は、相互に異なる導
電型を有する２つの半導体領域を、電源端子への１つの
接続により、実質的に同一の電位レベルに接続する様に
設計されている。
従って、１実施例に於て、本発明による新規な接点構造
体は、Ｎ型半導体層中に、第１の縮退的にドープされた
Ｐ　　型領域及び該Ｐ＋１型領域十＋ に隣接する第２の縮退的にドープされだＮ＋“型領域を
形成して、適切なバイアス条件の下で、それらの相互に
異々る導電型を有する２つの領域が比較的低い絶対抵抗
値を有するオーム抵抗であるかの如く、電荷がそれらの
一方の領域から他方の領域へ転送される構造体を設ける
ことによって形成される。例えば、それらの２つの領域
は、″Ｐ＋＋Ｎ十−１−接合トンネル・ダイオード″を
形成し、該ダイオードに跨って極めて低い電圧が加えら
れる（順バイアス又は逆バイアスの方向）適切なバイア
ス条件の下で、電荷はトンネリングにより一方の領域か
ら他方の領域へ接合を越えて移動する。その様々構造体
は、０ＭＯ８装置の一方又は両方のトランジスタのソー
スに用いられたとき、寄生バイポーラ・トランジスタの
ベース広がり抵抗を低下させ、それらの電流利得の積を
低下させて、０ＭＯ８装置に於けるラッチ・アップの可
能性を減少させる。
本発明に従って、同一の半導体基体中にモノリシックに
形成された２つの相補型ＦＥＴを肩する０ＭＯ８装置が
形成される。それらのＦＥ、Ｔの一方は、半導体基体中
に設けられた、該半導体基体と反対導電型のポケット領
域中に設けらねている。
各ＦｇＴはソース、チャンネル及びドレイン領域を育し
、２つのソース領域の一方が縮退的にドープされている
。その縮退的にドープされたソース領域に隣接して、該
ソース領域と反対導電型の縮゛（７） 退的にドープされた接点領域が配置されている。
又、本発明に従って、縮退的にドープされた２つのソー
ス領域を有し、そしてそれらの２つのソース領域に各々
隣接して縮退的にドープされた２つの接点領域を有する
ＣＭＯ８回路も形成されることが出来る。
従って、本発明の目的は、相互に異なる導電型を有する
２つの半導体領域を、電源端子への１つの接続により、
実質的に同一の電位に接続するための新規な改良された
半導体接点構造体を提供することである。
本発明の他の目的は、ＣＭｏ５装置に於けるランチ・ア
ップ効果を防ぐために、ｃＭｏｓトランジスタの一方又
は両方のソース領域に用いられる半導体接点構造体を提
供することである。
〔実施例〕
第１図は、従来技術による０ＭＯ８装置を示す概略的縦
断面図である。その０ＭＯ８装置は、Ｐ型シリコン基体
１０ＸＮ型半導体層即ちＮ型ポケ（８） ット領域１２、該ポケット領域中のＮ＋型接点領域１４
、及び該接点領域に隣接するＰ＋型ソース領域１６を含
む。Ｎ型ポケット領域中に於ける上記０ＭＯ８装置の第
１　ＦＥＴは、Ｐ＋型ソース領域１６、チャンネル領域
１７、Ｐ＋型ドレイン領域１８、ゲート誘電体層２０．
及びゲート電極２２を有する、Ｐチャンネル型ＦＥＴで
ある。第２ＦＥＴは、同一のシリコン基体１ｏ中に於て
上記Ｎ型ポケット領域の外側に設けられており、Ｎ＋型
ソース領域２４、チャンネル領域２５、Ｎ＋型ドレイン
領域２６、ゲート誘電体層２８、及びゲート電極６０を
臂する、Ｎチャンネル型ＦＥＴで＋ ある。Ｎ　型接点領域１４及びＰ＋型ソース領域１６は
、両領域に直接接触する金属導体により、電源端子ＶＤ
Ｄに接続されている。上記端子に印加される電圧は、典
型的には５乃至１０Ｖである。
ゲート電極２２及び３０は入力端子ＶＩＮに共通子　　
。
接続され、Ｐ　型トレイン領域１８及びＮ十型ドレイン
領域２６は出力端子ＶＯＵＴに共通接続されている。Ｎ
十型ソース領域２４は、接地端子又は、他の予め選択さ
れた基準電源に接続されている。基体１０は、接地され
又は僅かに負のバイアス電位に設定されている端子に、
接点領域６２を経て接続されている。
第２図は、第１図に示されている０ＭＯ８装置に本来的
な寄生バイポーラ・トランジスタの等価回路を示してい
る。その回路は、ＰＮＰトランジスタＴＲ１、ＮＰＮト
ランジスタＴＲ２、及び領域１６に於けるエミッタ領域
１４及び１２に於けるベースとの間の抵抗を表わす抵抗
ＲＷを含む。
成る従来技術による装置に於ては、ＰＮＰ）ランジスタ
のベース−エミッタ接合を短絡させるため＋ に、Ｎ　型接点領域１４及びＰ＋型ソース領域１６が相
互に隣凄して形成されている、しかしながら、それらの
装置に於ても、ベース領域（ポケット領域１２）にかカ
リの横方向抵抗が生じ、その抵抗は、多量の注入に於て
２つの寄生トランジスタの電流利得の積を１よりも大き
くする。更に、ソース領域に隣接する接点領域を肩し、
それらの両領域に接点を有する装置は、Ｐ＋型領域の形
成及びＮ十型領域の形成のために２つの高レベルの拡散
を要しそして２つの接点がそれらの間に少くとも１つの
整合を用いてＶＤＤ端子線に形成されることを要するた
めに、形成がより困難である。
第６図は、本発明に従って形成された０ＭＯ８装置を示
している。この０ＭＯ８装置は　１０１５ドパント原子
／副３程度のドーピング濃度を有するＰ型シリコン基体
４０．１×１０１６乃至２×１０１６ドパント原子／α
３の範囲の表面近傍のドーピング濃度を肩するＮ型半導
体層即ちＮ型ポケット領域４２、Ｎ＋十梨型接点領域４
４Ｐチャンネル型トランジスタのＰ＋十 型ソース領域４６及び Ｐ十型ドレイン領域４８、チャンネル領域４７、ゲート
誘電体層４９、並びにゲート電極５０を含＋＋ む。金属接点の如き導電性手段５１がＮ　　型接点領域
４４を電源端子ＶＤＤに接続している。Ｐ＋１型ソース
領域４６は、Ｎ＋１型接点領域４４中の予め選択された
部分を、過剰に補償して、ソース・バイアス電位を印加
するための端子線に接続されているＰ＋“型領域に変換
させる様に、極めて（１１） 高濃度にドープすることによって、上記Ｎ　　型接点領
域４４中に形成される。Ｎ＋＋型接点接点領域４４Ｐ＋
士型ソース領域４６のドーピングは、トランジスタのソ
ース領域中に、、Ｐ＋十Ｎ＋＋。
合トンネル・ダイオード″が形成される様に行われる。
この型のダイオードは、ＰＮ接合の両側にずっと高いド
ーピング濃度を有し、順バイアス又は逆バイアスの方向
に於て小さなバイアス範囲内でずつと高い導電率を与え
るので、従来のＰＮダイオードとは異なっている。順バ
イアスが増加されるに従って、そのダイオードは成るバ
イアス範囲内で負の抵抗を示し、更に順バイアスが増加
されるに従って、そのダイオードは正規のＰＮ接合特性
を示す。成る特定のトンネル・ダイオードの厳密な特性
は、幾つかの因子の中で特に、装置が形成された半導体
材料に依存する。ＰＮ接合がそれらの型の特性を有する
ためには、ダイオードの両側が縮退的にドープされてい
る必要がある。例えば、縮退的にドープされた領域４４
及び４６のだめのシリコン中のドーピングで農度が、１
．８Ｘ１（１２） ０１９ドパント原子／ｃｍ３を超えているべきである。
トンネル・ダイオード特性に関しては、ＰｌｅｎｕｍＰ
ｒｅｓｓ、１９８０年出版のＲｉｃｈａｒｄ　Ｄａｒｖ
ｉｎによる”　Ｉｎｔｒｏｄｕｃｔｉｏｎ　　ｔｏ　　
ＡｐｐｌｉｅｄＳｏｌｉｄ　　５ｔｒｔｅ　　Ｐｈｙｓ
ｉｃｓ”と題する文献の如き、多くの文献に記載されて
いる。その第９６頁乃至１０１頁に於て、トンネル・ダ
イオード及び異なるバイアス条件下での縮退ＰＮ接合の
振舞が論じられている。更に、Ｗｉｌｅｙ−Ｉｎｔｅｒ
ｓｃｉｅｎｃｅ。
１９７２年出版のＨｅｌｍｕｔ　　Ｆ、Ｗｏｌｆによる
著書”　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ”に於ける”　
Ｄｅｇｅｎｅｒａｔｅａｎｄ　Ｎｏｎｄｅｇｅｎｅｒａ
ｔｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　”と題する章
に於ては、異なるドーピング・レベルに於ける半導体材
°料の振舞が記載されている。従って、小さな順バイア
スの印加に於ては、Ｐ＋十Ｎ＋１接合のＮ＋１側の伝導
帯に於ける電子エネルギ状態が、接合障壁をトンネリン
グにより通過する電子の確率を増加させるＰ＋“側の価
電子帯に於ける空のエネルギ状態と同一のエネルギ・レ
ベルに達する。Ｐ＋十Ｎ＋十接合に跨って印加される順
バイアスが増加されるに従って、Ｎ＋十伝導帯とＰ＋１
価電子帯との重なりが無くなり、少数キャリアが上記接
合に跨って注入されて、第４図に示されている如き正規
のＰＮ接合特性が生じる。該接合が逆バイアスされてい
る間は、正孔がダイオードのＮ＋士側からＰ＋＋側へ、
電子がｐ　＋−１−側からＮ十士側ヘトンネリングによ
り移動して、該ダイオードに跨って低インピーダンスが
生じる。
このインピーダンスは、Ｐチャンネル型ＦＥＴのチャン
ネル・インピーダンスに比べて相対的に小さく、該Ｐチ
ャンネル型ＦＥＴの性能に何ら影響を与えない。しかし
ながら、第６図の装置に示されているＰ＋十Ｎ十＋ダイ
オードは、Ｐ＋士型ソース領域４６の面積を比較的小さ
くしそしてＮ＋＋型接点接点領域４４けるバイアス電位
をＰ＋“型ソース領域よりも僅かに高くすることによっ
て、Ｎ型ポケット領域４２中への正孔の注入効率が極め
て低くなる様に設計されている。本発明に従って形成さ
れた接点構造体中に形成されたトンネル・ダイオードは
、第４図に示されているそれらの動作特性の線形部分に
於て動作する様にバイアスされる。
第３図に示されている装置の他の部分は、従来の処理技
術によって形成される。Ｎ型ポケット領域４２中のＰチ
ャンネル型ＦＥＴは、Ｐ十十型ソース領域４６、チャン
ネル領域４７、Ｐ十型ドレイン領域４Ｂ、ゲート誘電体
層４９、及びゲート電極５０を含む。Ｎチャンネル型Ｆ
ＥＴは、Ｎ＋＋ソース領域５６、チャンネル領域５４、
Ｎ十型ドレイン領域５２、ゲート誘電体層５８、及びゲ
ート電極６０を含む。Ｐチャンネル型ＦＥＴのＰ＋型ド
レイン領域４８及びＮチャンネル型ＦＥＴのＮ十型ドレ
イン領域５２は各々、出力端子ｖ　Ｃ）ＵＴに共通接続
されているドレイン端子にオーム接点手段により接続さ
れている。２つのＦＥＴのゲート電極５０及び６０は、
入力端子ＶＩＮに共通接続されている。Ｎチャンネル型
ＦＥＴのＮ十型ソース領域５６は、典型的には、オーム
接点手段により接地されている。Ｎ＋十梨型接点領域４
４、オーム接点である金属接点５１により電源端子Ｖ（
１５） ＤＤに接続されている。基体４０は、接地電位又は典型
的には−１乃至−３ｖの範囲の負の電位に設定されてい
る端子ＶＢに接点領域６２により接続されている。電源
端子ＶＤＤは略５ｖの電位に設定され、Ｐチャンネル型
ＦＢＴの動作中、Ｐ＋＋＋＋−ス領域４６は、Ｎ＋十梨
型接点領域４４の間の電位差が１００ｍＶよりも小さい
、より低い電位に々る様に、約４．９５乃至４．９０ｖ
の僅かに低い電位に達する。
第２図に示されている等価回路は、第１図の装置及び第
６図の装置の両方の寄生回路を示している。しかしなが
ら、寄生ＳＣＲは、第６図の装置からは、該装置のソー
ス領域の特別な構造によって、効果的に除かれている。
寄生ＴＲＩ及びＴＲ２の両方が導通しそしてそれらがＰ
ＮＰＮ構造体を形成するとき、ラッチ・アップ現象が生
じる。
第６図の装置の場合にも、その様なＰＮＰＮ構造体が、
Ｐ＋士型ソース領域４６、Ｎ型ポケット領域４２、Ｐ型
基体４０、及びＮ十型ソース領域５６によって形成され
る。しかしながら、第３図の（１６） 素子に於ては、バイポーラ・トランジスタＴＲ１のエミ
ッタでもある、Ｐ＋十梨型ソース領域４６寸法が、ＴＲ
Ｉの電流利得を減少させるために、小さくされている。
更に、Ｎ＋十梨型接点領域４４Ｐ＋十型シース領域４６
と同−又はそれよりも僅かに高い電位になる様にそれら
の領域を縮退的にドープすることにより、ベース広がり
抵抗ＲＷが相当に低下される。これは、ＴＲ１の電流利
得を減少させ、寄生ＳＣＲが効果的に除かれる。
第５Ａ図乃至第５Ｃ図は、Ｎ＋“型接点領域４４及びＰ
＋“型ソース領域４６の相対的な位置及び寸法を変えて
形成された、代替的トンネル接合を示している。それら
は、第３図の装置の線ＡＡ’−ＢＢ’間の部分に代る構
造体である。第５Ａ図及び第５Ｂ図に加て、Ｐ＋十梨型
ソース領域４６らＮ型ポケット領域４２中への正孔の注
入効率が最小限になる様に、該ソース領域４６、従って
寄生トランジスタのエミッタの寸法を最小限にするため
に、該ソース領域４６の長さＸ２がＮ＋十接点領域４４
の長さＸｌ　よりも小さくされるべきである。本発明に
よる接点構造体を有するＦＥＴを含むそれらの構造体は
、０ＭＯ８装置の一部としても、又は別個にも用いられ
る。
第６図は、第６図の装置の線ＣＣ’−ＤＤ’間の部分に
代る構造体を示し、本発明による接点構造体がソース領
域５６に形成されている、第６図の０ＭＯ８装置のＮチ
ャンネル型ＦＥＴを示している。この領域５６′は、縮
退的にドープされたＮ＋＋＋＋−ス領域であり、領域６
４は縮退的にドープされたＰ＋１型接点領域である。こ
の構造体が第３図の装置に用いられる場合には、接点領
域６２は接地電位に接続されねばならない。
【図面の簡単な説明】
第１図は従来技術による０ＭＯ８装置を示す概略的縦断
面図、第２図は第１図の０ＭＯ８装置に本来的な寄生バ
イポーラ・トランジスタの等価回路図、第６図は本発明
による接点構造体を用いた、０ＭＯ８装置を示す概略的
縦断面図、第４図は第３図の装置に含まれているトンネ
ル・ダイオードの如きトンネル・ダイオードの電流−電
圧特性を示す図、第５Ａ図乃至第５Ｃ図は各々０ＭＯ８
装置に用いられる本発明による代替的接点構造体を示す
概略的縦断面図、第６図は０ＭＯ８装置に用いられる本
発明によるもう１つの代替的接点構造体を示す概略的縦
断面図である。 １０．４０・・・・Ｐ型シリコン基体、１２．４２・・
・・Ｎ型ポケット領域（半導体層）、１４・・・・Ｎ＋
型接点領域、１６・・・・Ｐ十型ソース領域、１７．２
５．４７．５４・・・・チャンネル領域、１８．４＋ ８・・・・Ｐ　型ドレイン領域、２０．２８．４９．５
８・・・・ゲート誘電体層、２２．３０．５６．６Ｄ・
・・・ゲート電極、２４．５６・・・・Ｎ＋型ソース領
域、２６．５２・・・・Ｎ十型ドレイン領域、６２．６
２・・・・接点領域、４４・・・・縮退的にドープされ
たＮ＋＋型接点接点領域６・・・・縮退的にドープされ
たＰ＋十型ソース領域、５１・・・・導電性手段（金属
接点）、５６′・・・・縮退的にドープされたＮ＋＋＋
＋−ス領域、６４・・・・縮退的にドープされたＰ＋＋
型接点接点領域ＤＤ・・・・電源端子。 ２９２

Claims (1)

  1. 【特許請求の範囲】 第１導電型の半導体層中に形成された、第２導電型の縮
    退的にドープされた第１領域、及び上記第１領域との間
    にトンネル注入界面が形成される様に上記第１領域に隣
    接して配置された第１導電型の縮退的にドープされた第
    ２領域と、上記第１及び第２領域の少くとも一方に隣接
    して配置された導電性手段とを含む、 半導体接点構造体。
JP59000129A 1983-03-31 1984-01-05 半導体接点構造体 Pending JPS59184560A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US48102383A 1983-03-31 1983-03-31
US481023 1983-03-31

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JPS59184560A true JPS59184560A (ja) 1984-10-19

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ID=23910272

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JP59000129A Pending JPS59184560A (ja) 1983-03-31 1984-01-05 半導体接点構造体

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DE (1) DE3475996D1 (ja)

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DE3475996D1 (en) 1989-02-09
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EP0121096A3 (en) 1986-02-12

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