JPS59184560A - 半導体接点構造体 - Google Patents
半導体接点構造体Info
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- JPS59184560A JPS59184560A JP59000129A JP12984A JPS59184560A JP S59184560 A JPS59184560 A JP S59184560A JP 59000129 A JP59000129 A JP 59000129A JP 12984 A JP12984 A JP 12984A JP S59184560 A JPS59184560 A JP S59184560A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、一般的には、集積回路のだめの半導体接点構
造体に係り、更に具体的には、相補型MO8(CMO8
)装置におけるラッチ・アップを防ぐために、CMO8
回路配置で接続されたFETのソース領域に用いられる
ために適した新規な半導体接点構造体に係る。
造体に係り、更に具体的には、相補型MO8(CMO8
)装置におけるラッチ・アップを防ぐために、CMO8
回路配置で接続されたFETのソース領域に用いられる
ために適した新規な半導体接点構造体に係る。
0M08回路は、電力消費が少々いこと等の利点により
、多くの適用例に適している。それらは、何らDC電力
を消費しない回路配置で同一の基体上にモノリシックに
形成されたNチャンネル型及びPチャンネル型のMOS
トランジスタの組合せを用いている。それらは、ACス
イッチング中だけ大きな電力を消費し、それらの電力使
用は動作周波数とともに増加する。しかし々から、シリ
コン基体のバルク中に形成されたCMO8装置に本来的
な寄生バイポーラ・トランジスタのSCR動作による、
ラッチ・アップ効果として知られている効果を受は易い
ことにより、シリコン基体のバルク中の0M08回路の
適用範囲の拡大が成る程度阻害されている。例えば、P
型基体中に形成されたPチャンネル型FET及びNチャ
ンネル型FETを育し、N型ポケット領域中に上記Pチ
ャンネル型FETを肩している0M08回路に於ては、
縦方向の寄生PNPトランジスタ及び横方向の寄生NP
Nトランジスタが存在する。成る励起状態に於て、それ
らの2つの相互接続された寄生バイポーラ・トランジス
タは、PNPN構造体の如く組合わされて動作する様に
トリガされて、正にバイアスされたPチャンネル型素子
のソースと負にバイアスされた又は接地されたNチャン
ネル型素子のソースとの間に低抵抗路を形成する。この
抵抗路に大電流が流れた場合には、CMO8構造体が破
壊される。ランチ・アップの原因及び効果が従来多くの
技術文献に於て取り上げらft、 ランチ・アンプ効
果を除去又は減少させるために幾つかの解決方法が提案
されている。
、多くの適用例に適している。それらは、何らDC電力
を消費しない回路配置で同一の基体上にモノリシックに
形成されたNチャンネル型及びPチャンネル型のMOS
トランジスタの組合せを用いている。それらは、ACス
イッチング中だけ大きな電力を消費し、それらの電力使
用は動作周波数とともに増加する。しかし々から、シリ
コン基体のバルク中に形成されたCMO8装置に本来的
な寄生バイポーラ・トランジスタのSCR動作による、
ラッチ・アップ効果として知られている効果を受は易い
ことにより、シリコン基体のバルク中の0M08回路の
適用範囲の拡大が成る程度阻害されている。例えば、P
型基体中に形成されたPチャンネル型FET及びNチャ
ンネル型FETを育し、N型ポケット領域中に上記Pチ
ャンネル型FETを肩している0M08回路に於ては、
縦方向の寄生PNPトランジスタ及び横方向の寄生NP
Nトランジスタが存在する。成る励起状態に於て、それ
らの2つの相互接続された寄生バイポーラ・トランジス
タは、PNPN構造体の如く組合わされて動作する様に
トリガされて、正にバイアスされたPチャンネル型素子
のソースと負にバイアスされた又は接地されたNチャン
ネル型素子のソースとの間に低抵抗路を形成する。この
抵抗路に大電流が流れた場合には、CMO8構造体が破
壊される。ランチ・アップの原因及び効果が従来多くの
技術文献に於て取り上げらft、 ランチ・アンプ効
果を除去又は減少させるために幾つかの解決方法が提案
されている。
そのランチ・アンプ現象は、2つの寄生トランジスタの
電流利得の積が1よりも小さければ生じ々いので、この
問題の解決方法の多くは、を生バイポーラ・トランジス
タの電流利得を減少させる方法を用いている。
電流利得の積が1よりも小さければ生じ々いので、この
問題の解決方法の多くは、を生バイポーラ・トランジス
タの電流利得を減少させる方法を用いている。
I E FJK Trans、 Nuc、 Se t
、、N5−20゜扁6.1973年12月、第293頁
乃至第299頁に於けるB、L、Gregory及びB
、D。
、、N5−20゜扁6.1973年12月、第293頁
乃至第299頁に於けるB、L、Gregory及びB
、D。
5hafer による°’ Latch−Up in
CMOSIntegrated C4rcuits
” と題する文献に於ては、ラッチ・アップ効果を除去
又は減少させるために6つの技術が提案されている。そ
れらは、寄生トランジスタの電流利得の積を1よりも小
さく減少させるために、CMO8構造体に於ける少数キ
ャリア寿命の減少、回路配置の変更、及び0MO8処理
の変更を用いる方法である。TechnicalDig
est for the Internatio
n+alElectron Devices Mee
ting inDecember 1980 in
WashingtonXD。
CMOSIntegrated C4rcuits
” と題する文献に於ては、ラッチ・アップ効果を除去
又は減少させるために6つの技術が提案されている。そ
れらは、寄生トランジスタの電流利得の積を1よりも小
さく減少させるために、CMO8構造体に於ける少数キ
ャリア寿命の減少、回路配置の変更、及び0MO8処理
の変更を用いる方法である。TechnicalDig
est for the Internatio
n+alElectron Devices Mee
ting inDecember 1980 in
WashingtonXD。
C0に於けるW、N、Gr、ant及びW、J。
Bertramによる” Elimi、nation
of Latch−Up in BulkCM
OS ”と題する文献に於ては、持続したSCR動作を
妨げるレベル迄基体の抵抗を減少させるためにN十型エ
ヒリキシャル層の出発材料上にN型を用いることが論じ
られている。米国特許第4318750号明細書に於て
は、寄生トランジスタの利得が低下する様に寿命の短(
ろ) かい領域を設けるために回路を高エネルギのイオンで照
射することにより、ラッチ・アップを除く技術が論じら
れている。米国特許第4327368号明細書に於ては
、半導体基体との間にPN接合を形成している該基体上
の半導体層に形成されたCMO8構造体が記載されてい
る。このPN接合は、動作中に逆バイアスされて、ラッ
チ・アップ現象を抑制する。IEDM19B2、第46
2頁乃至第465頁に於けるM、Sugino、L、
A。
of Latch−Up in BulkCM
OS ”と題する文献に於ては、持続したSCR動作を
妨げるレベル迄基体の抵抗を減少させるためにN十型エ
ヒリキシャル層の出発材料上にN型を用いることが論じ
られている。米国特許第4318750号明細書に於て
は、寄生トランジスタの利得が低下する様に寿命の短(
ろ) かい領域を設けるために回路を高エネルギのイオンで照
射することにより、ラッチ・アップを除く技術が論じら
れている。米国特許第4327368号明細書に於ては
、半導体基体との間にPN接合を形成している該基体上
の半導体層に形成されたCMO8構造体が記載されてい
る。このPN接合は、動作中に逆バイアスされて、ラッ
チ・アップ現象を抑制する。IEDM19B2、第46
2頁乃至第465頁に於けるM、Sugino、L、
A。
Aker8 及びM、E* Rebeschiniによ
る“CMO8Latch−Up Eliminati
on UsingSchottky Barrier、
PuO2”と題する文献は、PNPN構造体を除くため
にPチャンネル型トランジスタのソース及びドレインに
ショットキ障壁接合を用いているCMO8構造体を開示
している。それらのショットキ障壁は、MO8F’ET
反転層中に少量の少数キャリアを注入して、寄生バイポ
ーラ・トランジスタにより低い利得を生せしめるために
用いられている。この構造体に於ける特に大きな制約は
、ソース及びドレイン接合(4) がゲート電極からずれていることにより生じる、Pチャ
ンネル型FETの低い利得である。
る“CMO8Latch−Up Eliminati
on UsingSchottky Barrier、
PuO2”と題する文献は、PNPN構造体を除くため
にPチャンネル型トランジスタのソース及びドレインに
ショットキ障壁接合を用いているCMO8構造体を開示
している。それらのショットキ障壁は、MO8F’ET
反転層中に少量の少数キャリアを注入して、寄生バイポ
ーラ・トランジスタにより低い利得を生せしめるために
用いられている。この構造体に於ける特に大きな制約は
、ソース及びドレイン接合(4) がゲート電極からずれていることにより生じる、Pチャ
ンネル型FETの低い利得である。
上述の従来技術は、0MO8装置に放けるランチ・アッ
プの効果を減少させることを試みている。
プの効果を減少させることを試みている。
本発明は、従来技術による構造体に於ける欠点及び制約
の多くを除き、簡単さ及び従来の方法及び0M08回路
との適合性等を与えて、当技術分野に於て更に改良を達
成する。
の多くを除き、簡単さ及び従来の方法及び0M08回路
との適合性等を与えて、当技術分野に於て更に改良を達
成する。
本発明の目的は、従来の処理技術を用いて形成される相
補型CMO8)ランジスタを肩する半導体装置に於ける
ラッチ・アップ効果を防ぐだめの手段を提供することで
ある。
補型CMO8)ランジスタを肩する半導体装置に於ける
ラッチ・アップ効果を防ぐだめの手段を提供することで
ある。
上記目的は、0M08回路に用いられたとき、その寄生
バイポーラ・トランジスタの利得の積を低下させる、本
発明による新規な半導体接点構造体を設けることによっ
て達成される。本発明による新規な半導体接点構造体は
、第1導電型の半導体層中に、第2導電型の縮退的にド
ープされた第1領域と、上記第1領域との間にトンネル
注入界面が形成される様に上記第1領域に隣接して配置
された第1導電型の縮退的にドープされた第2領域とを
含む。又、その接点構造体は、それらの2つの縮退的に
ドープされた領域の少くとも一方に隣接して配置された
導電性子役を肩する。その様な接点は、相互に異なる導
電型を有する2つの半導体領域を、電源端子への1つの
接続により、実質的に同一の電位レベルに接続する様に
設計されている。
バイポーラ・トランジスタの利得の積を低下させる、本
発明による新規な半導体接点構造体を設けることによっ
て達成される。本発明による新規な半導体接点構造体は
、第1導電型の半導体層中に、第2導電型の縮退的にド
ープされた第1領域と、上記第1領域との間にトンネル
注入界面が形成される様に上記第1領域に隣接して配置
された第1導電型の縮退的にドープされた第2領域とを
含む。又、その接点構造体は、それらの2つの縮退的に
ドープされた領域の少くとも一方に隣接して配置された
導電性子役を肩する。その様な接点は、相互に異なる導
電型を有する2つの半導体領域を、電源端子への1つの
接続により、実質的に同一の電位レベルに接続する様に
設計されている。
従って、1実施例に於て、本発明による新規な接点構造
体は、N型半導体層中に、第1の縮退的にドープされた
P 型領域及び該P+1型領域十+ に隣接する第2の縮退的にドープされだN+“型領域を
形成して、適切なバイアス条件の下で、それらの相互に
異々る導電型を有する2つの領域が比較的低い絶対抵抗
値を有するオーム抵抗であるかの如く、電荷がそれらの
一方の領域から他方の領域へ転送される構造体を設ける
ことによって形成される。例えば、それらの2つの領域
は、″P++N十−1−接合トンネル・ダイオード″を
形成し、該ダイオードに跨って極めて低い電圧が加えら
れる(順バイアス又は逆バイアスの方向)適切なバイア
ス条件の下で、電荷はトンネリングにより一方の領域か
ら他方の領域へ接合を越えて移動する。その様々構造体
は、0MO8装置の一方又は両方のトランジスタのソー
スに用いられたとき、寄生バイポーラ・トランジスタの
ベース広がり抵抗を低下させ、それらの電流利得の積を
低下させて、0MO8装置に於けるラッチ・アップの可
能性を減少させる。
体は、N型半導体層中に、第1の縮退的にドープされた
P 型領域及び該P+1型領域十+ に隣接する第2の縮退的にドープされだN+“型領域を
形成して、適切なバイアス条件の下で、それらの相互に
異々る導電型を有する2つの領域が比較的低い絶対抵抗
値を有するオーム抵抗であるかの如く、電荷がそれらの
一方の領域から他方の領域へ転送される構造体を設ける
ことによって形成される。例えば、それらの2つの領域
は、″P++N十−1−接合トンネル・ダイオード″を
形成し、該ダイオードに跨って極めて低い電圧が加えら
れる(順バイアス又は逆バイアスの方向)適切なバイア
ス条件の下で、電荷はトンネリングにより一方の領域か
ら他方の領域へ接合を越えて移動する。その様々構造体
は、0MO8装置の一方又は両方のトランジスタのソー
スに用いられたとき、寄生バイポーラ・トランジスタの
ベース広がり抵抗を低下させ、それらの電流利得の積を
低下させて、0MO8装置に於けるラッチ・アップの可
能性を減少させる。
本発明に従って、同一の半導体基体中にモノリシックに
形成された2つの相補型FETを肩する0MO8装置が
形成される。それらのFE、Tの一方は、半導体基体中
に設けられた、該半導体基体と反対導電型のポケット領
域中に設けらねている。
形成された2つの相補型FETを肩する0MO8装置が
形成される。それらのFE、Tの一方は、半導体基体中
に設けられた、該半導体基体と反対導電型のポケット領
域中に設けらねている。
各FgTはソース、チャンネル及びドレイン領域を育し
、2つのソース領域の一方が縮退的にドープされている
。その縮退的にドープされたソース領域に隣接して、該
ソース領域と反対導電型の縮゛(7) 退的にドープされた接点領域が配置されている。
、2つのソース領域の一方が縮退的にドープされている
。その縮退的にドープされたソース領域に隣接して、該
ソース領域と反対導電型の縮゛(7) 退的にドープされた接点領域が配置されている。
又、本発明に従って、縮退的にドープされた2つのソー
ス領域を有し、そしてそれらの2つのソース領域に各々
隣接して縮退的にドープされた2つの接点領域を有する
CMO8回路も形成されることが出来る。
ス領域を有し、そしてそれらの2つのソース領域に各々
隣接して縮退的にドープされた2つの接点領域を有する
CMO8回路も形成されることが出来る。
従って、本発明の目的は、相互に異なる導電型を有する
2つの半導体領域を、電源端子への1つの接続により、
実質的に同一の電位に接続するための新規な改良された
半導体接点構造体を提供することである。
2つの半導体領域を、電源端子への1つの接続により、
実質的に同一の電位に接続するための新規な改良された
半導体接点構造体を提供することである。
本発明の他の目的は、CMo5装置に於けるランチ・ア
ップ効果を防ぐために、cMosトランジスタの一方又
は両方のソース領域に用いられる半導体接点構造体を提
供することである。
ップ効果を防ぐために、cMosトランジスタの一方又
は両方のソース領域に用いられる半導体接点構造体を提
供することである。
第1図は、従来技術による0MO8装置を示す概略的縦
断面図である。その0MO8装置は、P型シリコン基体
10XN型半導体層即ちN型ポケ(8) ット領域12、該ポケット領域中のN+型接点領域14
、及び該接点領域に隣接するP+型ソース領域16を含
む。N型ポケット領域中に於ける上記0MO8装置の第
1 FETは、P+型ソース領域16、チャンネル領域
17、P+型ドレイン領域18、ゲート誘電体層20.
及びゲート電極22を有する、Pチャンネル型FETで
ある。第2FETは、同一のシリコン基体1o中に於て
上記N型ポケット領域の外側に設けられており、N+型
ソース領域24、チャンネル領域25、N+型ドレイン
領域26、ゲート誘電体層28、及びゲート電極60を
臂する、Nチャンネル型FETで+ ある。N 型接点領域14及びP+型ソース領域16は
、両領域に直接接触する金属導体により、電源端子VD
Dに接続されている。上記端子に印加される電圧は、典
型的には5乃至10Vである。
断面図である。その0MO8装置は、P型シリコン基体
10XN型半導体層即ちN型ポケ(8) ット領域12、該ポケット領域中のN+型接点領域14
、及び該接点領域に隣接するP+型ソース領域16を含
む。N型ポケット領域中に於ける上記0MO8装置の第
1 FETは、P+型ソース領域16、チャンネル領域
17、P+型ドレイン領域18、ゲート誘電体層20.
及びゲート電極22を有する、Pチャンネル型FETで
ある。第2FETは、同一のシリコン基体1o中に於て
上記N型ポケット領域の外側に設けられており、N+型
ソース領域24、チャンネル領域25、N+型ドレイン
領域26、ゲート誘電体層28、及びゲート電極60を
臂する、Nチャンネル型FETで+ ある。N 型接点領域14及びP+型ソース領域16は
、両領域に直接接触する金属導体により、電源端子VD
Dに接続されている。上記端子に印加される電圧は、典
型的には5乃至10Vである。
ゲート電極22及び30は入力端子VINに共通子
。
。
接続され、P 型トレイン領域18及びN十型ドレイン
領域26は出力端子VOUTに共通接続されている。N
十型ソース領域24は、接地端子又は、他の予め選択さ
れた基準電源に接続されている。基体10は、接地され
又は僅かに負のバイアス電位に設定されている端子に、
接点領域62を経て接続されている。
領域26は出力端子VOUTに共通接続されている。N
十型ソース領域24は、接地端子又は、他の予め選択さ
れた基準電源に接続されている。基体10は、接地され
又は僅かに負のバイアス電位に設定されている端子に、
接点領域62を経て接続されている。
第2図は、第1図に示されている0MO8装置に本来的
な寄生バイポーラ・トランジスタの等価回路を示してい
る。その回路は、PNPトランジスタTR1、NPNト
ランジスタTR2、及び領域16に於けるエミッタ領域
14及び12に於けるベースとの間の抵抗を表わす抵抗
RWを含む。
な寄生バイポーラ・トランジスタの等価回路を示してい
る。その回路は、PNPトランジスタTR1、NPNト
ランジスタTR2、及び領域16に於けるエミッタ領域
14及び12に於けるベースとの間の抵抗を表わす抵抗
RWを含む。
成る従来技術による装置に於ては、PNP)ランジスタ
のベース−エミッタ接合を短絡させるため+ に、N 型接点領域14及びP+型ソース領域16が相
互に隣凄して形成されている、しかしながら、それらの
装置に於ても、ベース領域(ポケット領域12)にかカ
リの横方向抵抗が生じ、その抵抗は、多量の注入に於て
2つの寄生トランジスタの電流利得の積を1よりも大き
くする。更に、ソース領域に隣接する接点領域を肩し、
それらの両領域に接点を有する装置は、P+型領域の形
成及びN十型領域の形成のために2つの高レベルの拡散
を要しそして2つの接点がそれらの間に少くとも1つの
整合を用いてVDD端子線に形成されることを要するた
めに、形成がより困難である。
のベース−エミッタ接合を短絡させるため+ に、N 型接点領域14及びP+型ソース領域16が相
互に隣凄して形成されている、しかしながら、それらの
装置に於ても、ベース領域(ポケット領域12)にかカ
リの横方向抵抗が生じ、その抵抗は、多量の注入に於て
2つの寄生トランジスタの電流利得の積を1よりも大き
くする。更に、ソース領域に隣接する接点領域を肩し、
それらの両領域に接点を有する装置は、P+型領域の形
成及びN十型領域の形成のために2つの高レベルの拡散
を要しそして2つの接点がそれらの間に少くとも1つの
整合を用いてVDD端子線に形成されることを要するた
めに、形成がより困難である。
第6図は、本発明に従って形成された0MO8装置を示
している。この0MO8装置は 1015ドパント原子
/副3程度のドーピング濃度を有するP型シリコン基体
40.1×1016乃至2×1016ドパント原子/α
3の範囲の表面近傍のドーピング濃度を肩するN型半導
体層即ちN型ポケット領域42、N+十梨型接点領域4
4Pチャンネル型トランジスタのP+十 型ソース領域46及び P十型ドレイン領域48、チャンネル領域47、ゲート
誘電体層49、並びにゲート電極50を含++ む。金属接点の如き導電性手段51がN 型接点領域
44を電源端子VDDに接続している。P+1型ソース
領域46は、N+1型接点領域44中の予め選択された
部分を、過剰に補償して、ソース・バイアス電位を印加
するための端子線に接続されているP+“型領域に変換
させる様に、極めて(11) 高濃度にドープすることによって、上記N 型接点領
域44中に形成される。N++型接点接点領域44P+
士型ソース領域46のドーピングは、トランジスタのソ
ース領域中に、、P+十N++。
している。この0MO8装置は 1015ドパント原子
/副3程度のドーピング濃度を有するP型シリコン基体
40.1×1016乃至2×1016ドパント原子/α
3の範囲の表面近傍のドーピング濃度を肩するN型半導
体層即ちN型ポケット領域42、N+十梨型接点領域4
4Pチャンネル型トランジスタのP+十 型ソース領域46及び P十型ドレイン領域48、チャンネル領域47、ゲート
誘電体層49、並びにゲート電極50を含++ む。金属接点の如き導電性手段51がN 型接点領域
44を電源端子VDDに接続している。P+1型ソース
領域46は、N+1型接点領域44中の予め選択された
部分を、過剰に補償して、ソース・バイアス電位を印加
するための端子線に接続されているP+“型領域に変換
させる様に、極めて(11) 高濃度にドープすることによって、上記N 型接点領
域44中に形成される。N++型接点接点領域44P+
士型ソース領域46のドーピングは、トランジスタのソ
ース領域中に、、P+十N++。
合トンネル・ダイオード″が形成される様に行われる。
この型のダイオードは、PN接合の両側にずっと高いド
ーピング濃度を有し、順バイアス又は逆バイアスの方向
に於て小さなバイアス範囲内でずつと高い導電率を与え
るので、従来のPNダイオードとは異なっている。順バ
イアスが増加されるに従って、そのダイオードは成るバ
イアス範囲内で負の抵抗を示し、更に順バイアスが増加
されるに従って、そのダイオードは正規のPN接合特性
を示す。成る特定のトンネル・ダイオードの厳密な特性
は、幾つかの因子の中で特に、装置が形成された半導体
材料に依存する。PN接合がそれらの型の特性を有する
ためには、ダイオードの両側が縮退的にドープされてい
る必要がある。例えば、縮退的にドープされた領域44
及び46のだめのシリコン中のドーピングで農度が、1
.8X1(12) 019ドパント原子/cm3を超えているべきである。
ーピング濃度を有し、順バイアス又は逆バイアスの方向
に於て小さなバイアス範囲内でずつと高い導電率を与え
るので、従来のPNダイオードとは異なっている。順バ
イアスが増加されるに従って、そのダイオードは成るバ
イアス範囲内で負の抵抗を示し、更に順バイアスが増加
されるに従って、そのダイオードは正規のPN接合特性
を示す。成る特定のトンネル・ダイオードの厳密な特性
は、幾つかの因子の中で特に、装置が形成された半導体
材料に依存する。PN接合がそれらの型の特性を有する
ためには、ダイオードの両側が縮退的にドープされてい
る必要がある。例えば、縮退的にドープされた領域44
及び46のだめのシリコン中のドーピングで農度が、1
.8X1(12) 019ドパント原子/cm3を超えているべきである。
トンネル・ダイオード特性に関しては、PlenumP
ress、1980年出版のRichard Darv
inによる” Introduction to
AppliedSolid 5trte Phys
ics”と題する文献の如き、多くの文献に記載されて
いる。その第96頁乃至101頁に於て、トンネル・ダ
イオード及び異なるバイアス条件下での縮退PN接合の
振舞が論じられている。更に、Wiley−Inter
science。
ress、1980年出版のRichard Darv
inによる” Introduction to
AppliedSolid 5trte Phys
ics”と題する文献の如き、多くの文献に記載されて
いる。その第96頁乃至101頁に於て、トンネル・ダ
イオード及び異なるバイアス条件下での縮退PN接合の
振舞が論じられている。更に、Wiley−Inter
science。
1972年出版のHelmut F、Wolfによる
著書” Sem1conductors”に於ける”
Degenerateand Nondegenera
te Sem1conductors ”と題する章
に於ては、異なるドーピング・レベルに於ける半導体材
°料の振舞が記載されている。従って、小さな順バイア
スの印加に於ては、P+十N+1接合のN+1側の伝導
帯に於ける電子エネルギ状態が、接合障壁をトンネリン
グにより通過する電子の確率を増加させるP+“側の価
電子帯に於ける空のエネルギ状態と同一のエネルギ・レ
ベルに達する。P+十N+十接合に跨って印加される順
バイアスが増加されるに従って、N+十伝導帯とP+1
価電子帯との重なりが無くなり、少数キャリアが上記接
合に跨って注入されて、第4図に示されている如き正規
のPN接合特性が生じる。該接合が逆バイアスされてい
る間は、正孔がダイオードのN+士側からP++側へ、
電子がp +−1−側からN十士側ヘトンネリングによ
り移動して、該ダイオードに跨って低インピーダンスが
生じる。
著書” Sem1conductors”に於ける”
Degenerateand Nondegenera
te Sem1conductors ”と題する章
に於ては、異なるドーピング・レベルに於ける半導体材
°料の振舞が記載されている。従って、小さな順バイア
スの印加に於ては、P+十N+1接合のN+1側の伝導
帯に於ける電子エネルギ状態が、接合障壁をトンネリン
グにより通過する電子の確率を増加させるP+“側の価
電子帯に於ける空のエネルギ状態と同一のエネルギ・レ
ベルに達する。P+十N+十接合に跨って印加される順
バイアスが増加されるに従って、N+十伝導帯とP+1
価電子帯との重なりが無くなり、少数キャリアが上記接
合に跨って注入されて、第4図に示されている如き正規
のPN接合特性が生じる。該接合が逆バイアスされてい
る間は、正孔がダイオードのN+士側からP++側へ、
電子がp +−1−側からN十士側ヘトンネリングによ
り移動して、該ダイオードに跨って低インピーダンスが
生じる。
このインピーダンスは、Pチャンネル型FETのチャン
ネル・インピーダンスに比べて相対的に小さく、該Pチ
ャンネル型FETの性能に何ら影響を与えない。しかし
ながら、第6図の装置に示されているP+十N十+ダイ
オードは、P+士型ソース領域46の面積を比較的小さ
くしそしてN++型接点接点領域44けるバイアス電位
をP+“型ソース領域よりも僅かに高くすることによっ
て、N型ポケット領域42中への正孔の注入効率が極め
て低くなる様に設計されている。本発明に従って形成さ
れた接点構造体中に形成されたトンネル・ダイオードは
、第4図に示されているそれらの動作特性の線形部分に
於て動作する様にバイアスされる。
ネル・インピーダンスに比べて相対的に小さく、該Pチ
ャンネル型FETの性能に何ら影響を与えない。しかし
ながら、第6図の装置に示されているP+十N十+ダイ
オードは、P+士型ソース領域46の面積を比較的小さ
くしそしてN++型接点接点領域44けるバイアス電位
をP+“型ソース領域よりも僅かに高くすることによっ
て、N型ポケット領域42中への正孔の注入効率が極め
て低くなる様に設計されている。本発明に従って形成さ
れた接点構造体中に形成されたトンネル・ダイオードは
、第4図に示されているそれらの動作特性の線形部分に
於て動作する様にバイアスされる。
第3図に示されている装置の他の部分は、従来の処理技
術によって形成される。N型ポケット領域42中のPチ
ャンネル型FETは、P十十型ソース領域46、チャン
ネル領域47、P十型ドレイン領域4B、ゲート誘電体
層49、及びゲート電極50を含む。Nチャンネル型F
ETは、N++ソース領域56、チャンネル領域54、
N十型ドレイン領域52、ゲート誘電体層58、及びゲ
ート電極60を含む。Pチャンネル型FETのP+型ド
レイン領域48及びNチャンネル型FETのN十型ドレ
イン領域52は各々、出力端子v C)UTに共通接続
されているドレイン端子にオーム接点手段により接続さ
れている。2つのFETのゲート電極50及び60は、
入力端子VINに共通接続されている。Nチャンネル型
FETのN十型ソース領域56は、典型的には、オーム
接点手段により接地されている。N+十梨型接点領域4
4、オーム接点である金属接点51により電源端子V(
15) DDに接続されている。基体40は、接地電位又は典型
的には−1乃至−3vの範囲の負の電位に設定されてい
る端子VBに接点領域62により接続されている。電源
端子VDDは略5vの電位に設定され、Pチャンネル型
FBTの動作中、P++++−ス領域46は、N+十梨
型接点領域44の間の電位差が100mVよりも小さい
、より低い電位に々る様に、約4.95乃至4.90v
の僅かに低い電位に達する。
術によって形成される。N型ポケット領域42中のPチ
ャンネル型FETは、P十十型ソース領域46、チャン
ネル領域47、P十型ドレイン領域4B、ゲート誘電体
層49、及びゲート電極50を含む。Nチャンネル型F
ETは、N++ソース領域56、チャンネル領域54、
N十型ドレイン領域52、ゲート誘電体層58、及びゲ
ート電極60を含む。Pチャンネル型FETのP+型ド
レイン領域48及びNチャンネル型FETのN十型ドレ
イン領域52は各々、出力端子v C)UTに共通接続
されているドレイン端子にオーム接点手段により接続さ
れている。2つのFETのゲート電極50及び60は、
入力端子VINに共通接続されている。Nチャンネル型
FETのN十型ソース領域56は、典型的には、オーム
接点手段により接地されている。N+十梨型接点領域4
4、オーム接点である金属接点51により電源端子V(
15) DDに接続されている。基体40は、接地電位又は典型
的には−1乃至−3vの範囲の負の電位に設定されてい
る端子VBに接点領域62により接続されている。電源
端子VDDは略5vの電位に設定され、Pチャンネル型
FBTの動作中、P++++−ス領域46は、N+十梨
型接点領域44の間の電位差が100mVよりも小さい
、より低い電位に々る様に、約4.95乃至4.90v
の僅かに低い電位に達する。
第2図に示されている等価回路は、第1図の装置及び第
6図の装置の両方の寄生回路を示している。しかしなが
ら、寄生SCRは、第6図の装置からは、該装置のソー
ス領域の特別な構造によって、効果的に除かれている。
6図の装置の両方の寄生回路を示している。しかしなが
ら、寄生SCRは、第6図の装置からは、該装置のソー
ス領域の特別な構造によって、効果的に除かれている。
寄生TRI及びTR2の両方が導通しそしてそれらがP
NPN構造体を形成するとき、ラッチ・アップ現象が生
じる。
NPN構造体を形成するとき、ラッチ・アップ現象が生
じる。
第6図の装置の場合にも、その様なPNPN構造体が、
P+士型ソース領域46、N型ポケット領域42、P型
基体40、及びN十型ソース領域56によって形成され
る。しかしながら、第3図の(16) 素子に於ては、バイポーラ・トランジスタTR1のエミ
ッタでもある、P+十梨型ソース領域46寸法が、TR
Iの電流利得を減少させるために、小さくされている。
P+士型ソース領域46、N型ポケット領域42、P型
基体40、及びN十型ソース領域56によって形成され
る。しかしながら、第3図の(16) 素子に於ては、バイポーラ・トランジスタTR1のエミ
ッタでもある、P+十梨型ソース領域46寸法が、TR
Iの電流利得を減少させるために、小さくされている。
更に、N+十梨型接点領域44P+十型シース領域46
と同−又はそれよりも僅かに高い電位になる様にそれら
の領域を縮退的にドープすることにより、ベース広がり
抵抗RWが相当に低下される。これは、TR1の電流利
得を減少させ、寄生SCRが効果的に除かれる。
と同−又はそれよりも僅かに高い電位になる様にそれら
の領域を縮退的にドープすることにより、ベース広がり
抵抗RWが相当に低下される。これは、TR1の電流利
得を減少させ、寄生SCRが効果的に除かれる。
第5A図乃至第5C図は、N+“型接点領域44及びP
+“型ソース領域46の相対的な位置及び寸法を変えて
形成された、代替的トンネル接合を示している。それら
は、第3図の装置の線AA’−BB’間の部分に代る構
造体である。第5A図及び第5B図に加て、P+十梨型
ソース領域46らN型ポケット領域42中への正孔の注
入効率が最小限になる様に、該ソース領域46、従って
寄生トランジスタのエミッタの寸法を最小限にするため
に、該ソース領域46の長さX2がN+十接点領域44
の長さXl よりも小さくされるべきである。本発明に
よる接点構造体を有するFETを含むそれらの構造体は
、0MO8装置の一部としても、又は別個にも用いられ
る。
+“型ソース領域46の相対的な位置及び寸法を変えて
形成された、代替的トンネル接合を示している。それら
は、第3図の装置の線AA’−BB’間の部分に代る構
造体である。第5A図及び第5B図に加て、P+十梨型
ソース領域46らN型ポケット領域42中への正孔の注
入効率が最小限になる様に、該ソース領域46、従って
寄生トランジスタのエミッタの寸法を最小限にするため
に、該ソース領域46の長さX2がN+十接点領域44
の長さXl よりも小さくされるべきである。本発明に
よる接点構造体を有するFETを含むそれらの構造体は
、0MO8装置の一部としても、又は別個にも用いられ
る。
第6図は、第6図の装置の線CC’−DD’間の部分に
代る構造体を示し、本発明による接点構造体がソース領
域56に形成されている、第6図の0MO8装置のNチ
ャンネル型FETを示している。この領域56′は、縮
退的にドープされたN++++−ス領域であり、領域6
4は縮退的にドープされたP+1型接点領域である。こ
の構造体が第3図の装置に用いられる場合には、接点領
域62は接地電位に接続されねばならない。
代る構造体を示し、本発明による接点構造体がソース領
域56に形成されている、第6図の0MO8装置のNチ
ャンネル型FETを示している。この領域56′は、縮
退的にドープされたN++++−ス領域であり、領域6
4は縮退的にドープされたP+1型接点領域である。こ
の構造体が第3図の装置に用いられる場合には、接点領
域62は接地電位に接続されねばならない。
第1図は従来技術による0MO8装置を示す概略的縦断
面図、第2図は第1図の0MO8装置に本来的な寄生バ
イポーラ・トランジスタの等価回路図、第6図は本発明
による接点構造体を用いた、0MO8装置を示す概略的
縦断面図、第4図は第3図の装置に含まれているトンネ
ル・ダイオードの如きトンネル・ダイオードの電流−電
圧特性を示す図、第5A図乃至第5C図は各々0MO8
装置に用いられる本発明による代替的接点構造体を示す
概略的縦断面図、第6図は0MO8装置に用いられる本
発明によるもう1つの代替的接点構造体を示す概略的縦
断面図である。 10.40・・・・P型シリコン基体、12.42・・
・・N型ポケット領域(半導体層)、14・・・・N+
型接点領域、16・・・・P十型ソース領域、17.2
5.47.54・・・・チャンネル領域、18.4+ 8・・・・P 型ドレイン領域、20.28.49.5
8・・・・ゲート誘電体層、22.30.56.6D・
・・・ゲート電極、24.56・・・・N+型ソース領
域、26.52・・・・N十型ドレイン領域、62.6
2・・・・接点領域、44・・・・縮退的にドープされ
たN++型接点接点領域6・・・・縮退的にドープされ
たP+十型ソース領域、51・・・・導電性手段(金属
接点)、56′・・・・縮退的にドープされたN+++
+−ス領域、64・・・・縮退的にドープされたP++
型接点接点領域DD・・・・電源端子。 292
面図、第2図は第1図の0MO8装置に本来的な寄生バ
イポーラ・トランジスタの等価回路図、第6図は本発明
による接点構造体を用いた、0MO8装置を示す概略的
縦断面図、第4図は第3図の装置に含まれているトンネ
ル・ダイオードの如きトンネル・ダイオードの電流−電
圧特性を示す図、第5A図乃至第5C図は各々0MO8
装置に用いられる本発明による代替的接点構造体を示す
概略的縦断面図、第6図は0MO8装置に用いられる本
発明によるもう1つの代替的接点構造体を示す概略的縦
断面図である。 10.40・・・・P型シリコン基体、12.42・・
・・N型ポケット領域(半導体層)、14・・・・N+
型接点領域、16・・・・P十型ソース領域、17.2
5.47.54・・・・チャンネル領域、18.4+ 8・・・・P 型ドレイン領域、20.28.49.5
8・・・・ゲート誘電体層、22.30.56.6D・
・・・ゲート電極、24.56・・・・N+型ソース領
域、26.52・・・・N十型ドレイン領域、62.6
2・・・・接点領域、44・・・・縮退的にドープされ
たN++型接点接点領域6・・・・縮退的にドープされ
たP+十型ソース領域、51・・・・導電性手段(金属
接点)、56′・・・・縮退的にドープされたN+++
+−ス領域、64・・・・縮退的にドープされたP++
型接点接点領域DD・・・・電源端子。 292
Claims (1)
- 【特許請求の範囲】 第1導電型の半導体層中に形成された、第2導電型の縮
退的にドープされた第1領域、及び上記第1領域との間
にトンネル注入界面が形成される様に上記第1領域に隣
接して配置された第1導電型の縮退的にドープされた第
2領域と、上記第1及び第2領域の少くとも一方に隣接
して配置された導電性手段とを含む、 半導体接点構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US48102383A | 1983-03-31 | 1983-03-31 | |
US481023 | 1983-03-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59184560A true JPS59184560A (ja) | 1984-10-19 |
Family
ID=23910272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59000129A Pending JPS59184560A (ja) | 1983-03-31 | 1984-01-05 | 半導体接点構造体 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0121096B1 (ja) |
JP (1) | JPS59184560A (ja) |
DE (1) | DE3475996D1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0210173B1 (en) * | 1984-05-02 | 1990-08-16 | Alcatel N.V. | Semiconductor device and arrangement |
US5543642A (en) * | 1991-10-23 | 1996-08-06 | Robert Bosch Gmbh | P-channel transistor |
DE4134879A1 (de) * | 1991-10-23 | 1993-04-29 | Bosch Gmbh Robert | P-kanal-transistor |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
JPS5654071A (en) * | 1979-10-09 | 1981-05-13 | Nec Corp | Insulated gate field-effect transistor |
JPS5771169A (en) * | 1980-10-21 | 1982-05-01 | Nec Corp | Semiconductor integrated circuit device |
-
1984
- 1984-01-05 JP JP59000129A patent/JPS59184560A/ja active Pending
- 1984-02-29 EP EP84102100A patent/EP0121096B1/en not_active Expired
- 1984-02-29 DE DE8484102100T patent/DE3475996D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0121096A2 (en) | 1984-10-10 |
DE3475996D1 (en) | 1989-02-09 |
EP0121096B1 (en) | 1989-01-04 |
EP0121096A3 (en) | 1986-02-12 |
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