JPS59183425A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS59183425A JPS59183425A JP58057403A JP5740383A JPS59183425A JP S59183425 A JPS59183425 A JP S59183425A JP 58057403 A JP58057403 A JP 58057403A JP 5740383 A JP5740383 A JP 5740383A JP S59183425 A JPS59183425 A JP S59183425A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ転送方式、さらに詳しく言えば、DMA
(2叱りト・メモリ°アクセス)制御により、。
(2叱りト・メモリ°アクセス)制御により、。
フレーム単位で読み出し、しかも、各フレームにつきデ
ータ・チェイニングを行ない連続したデータとして回線
へ送出するデータ転送方式に関する。
ータ・チェイニングを行ない連続したデータとして回線
へ送出するデータ転送方式に関する。
従来技術と問題点
従来、データ転送に当シ、データのフレームを連続して
転送する、いわゆるデータ・チェイニング方式としては
、DMA (ディレクト・メモリ・アクセス)制御によ
シ転送する場合は、DMA制御部の制御メモリ内に転送
フレームの格納されているメモリ・エリアの先頭アドレ
スと転送バイト数を格納するレジスタを複数個設け、該
レジスタの内容に従って一つのメモリ・エリア中のデー
タの転送を終了すると、次のメモリ・エリアの先頭アド
レスと転送バイト数とを次の別のレジスタから読み出し
て送出制御し、データ・チェイニングを行った。あるい
は送信チャネルを2個設け、一方のチャネルによシ一つ
のフレームのデータ送出を終了すると、他方のチャネル
に切換えて次のンレートのデータを送出するようにし、
すなわち、該2つのチャネルを交互に使用することにょ
クデータ・チェイニングを行なった。しかし、前者は、
主記憶装置中の複数個のメモリ・エリアに格納されてい
るデータを連続して送出する場合、各エリアの先頭アド
レスと転送バイト数を格納するレジスタが複数必要であ
シ、後者では複数の送信チャネルが必要であり、ともに
ハード・ウェアの所要量を減少させることができなかっ
た。
転送する、いわゆるデータ・チェイニング方式としては
、DMA (ディレクト・メモリ・アクセス)制御によ
シ転送する場合は、DMA制御部の制御メモリ内に転送
フレームの格納されているメモリ・エリアの先頭アドレ
スと転送バイト数を格納するレジスタを複数個設け、該
レジスタの内容に従って一つのメモリ・エリア中のデー
タの転送を終了すると、次のメモリ・エリアの先頭アド
レスと転送バイト数とを次の別のレジスタから読み出し
て送出制御し、データ・チェイニングを行った。あるい
は送信チャネルを2個設け、一方のチャネルによシ一つ
のフレームのデータ送出を終了すると、他方のチャネル
に切換えて次のンレートのデータを送出するようにし、
すなわち、該2つのチャネルを交互に使用することにょ
クデータ・チェイニングを行なった。しかし、前者は、
主記憶装置中の複数個のメモリ・エリアに格納されてい
るデータを連続して送出する場合、各エリアの先頭アド
レスと転送バイト数を格納するレジスタが複数必要であ
シ、後者では複数の送信チャネルが必要であり、ともに
ハード・ウェアの所要量を減少させることができなかっ
た。
発明の目的
本発明は、上記の従来技術の欠点を除き、回線へ送出さ
れるデータのフレーム中に、特に最後に、次に転送され
るフレームの先頭アドレスおよび転送バイト数を保有す
ることによル、先頭アドレスと転送バイト数とを格納す
るレジスタを1個とし、また、複数個の送信チャネルを
使用することなく、送信のデータ・チェイニングを少い
ハード・ウェアで容易に行なうことを目的とするもので
ある。
れるデータのフレーム中に、特に最後に、次に転送され
るフレームの先頭アドレスおよび転送バイト数を保有す
ることによル、先頭アドレスと転送バイト数とを格納す
るレジスタを1個とし、また、複数個の送信チャネルを
使用することなく、送信のデータ・チェイニングを少い
ハード・ウェアで容易に行なうことを目的とするもので
ある。
発明の実施例
以下、本発明の実施例を図面について詳細に説明する。
第1図は本発明の一実施例の接続構成図である。
図においてMPUは中央処理装置、MEMは主記憶装置
、DMA −CTLはDMA (ダイレクト・メモリ・
アクセス)制御部、CBは共通バス、TTCは回線制御
部を示す。なおりBCはデータ・バス制御部、A−RC
4dアドレス・バス制御部、TSCはタイム・スロツト
・カウンタ、SCNは走査部、CTL−Mは制・御メモ
リ、LR4−jラッチ・レジスタ、LGcは論理部であ
j9 、O(:A 、 OGDはそれぞれオア・ゲート
である。
、DMA −CTLはDMA (ダイレクト・メモリ・
アクセス)制御部、CBは共通バス、TTCは回線制御
部を示す。なおりBCはデータ・バス制御部、A−RC
4dアドレス・バス制御部、TSCはタイム・スロツト
・カウンタ、SCNは走査部、CTL−Mは制・御メモ
リ、LR4−jラッチ・レジスタ、LGcは論理部であ
j9 、O(:A 、 OGDはそれぞれオア・ゲート
である。
第2図は上記主記憶装置MEMの送出すべきデー々を格
納するメモリ・エリアの説明図である。
納するメモリ・エリアの説明図である。
第2図において、ARl、ARg・・・はそれぞれ主記
憶装置MEMの、送出すべきデータを格納している71
/−ム対応のメモリ・エリアを示す。AI 、At +
1.・・・。
憶装置MEMの、送出すべきデータを格納している71
/−ム対応のメモリ・エリアを示す。AI 、At +
1.・・・。
A、++f11・・1 : A2.A2+1.・・・
、 A2+82−1等はアドレスを示し、各エリアAR
t、ARs・・・はそのバイト数B1゜R9・・・と同
数のアドレスを有し、 各アドレスに1バイトのデータ
が格納されている。
、 A2+82−1等はアドレスを示し、各エリアAR
t、ARs・・・はそのバイト数B1゜R9・・・と同
数のアドレスを有し、 各アドレスに1バイトのデータ
が格納されている。
各メモリ・エリアARI、AR2の最後のアドレスA1
4Bt−1+ AP+Bg−1,・・・には次に送出さ
れるデータを格納しているメモリ・エリアのバイト数を
、また、最後の2つ前および1つ前のアドレスには、次
に送出されるデータを格納しているメモリ・エリアの先
頭アドレスが、上部(U)半分および下部(L)半分に
分割されてそれぞれ格納されている。
4Bt−1+ AP+Bg−1,・・・には次に送出さ
れるデータを格納しているメモリ・エリアのバイト数を
、また、最後の2つ前および1つ前のアドレスには、次
に送出されるデータを格納しているメモリ・エリアの先
頭アドレスが、上部(U)半分および下部(L)半分に
分割されてそれぞれ格納されている。
本発明の実施例の動作を説明する。
第1図において、制御メモ+J CTL−Mは第3図に
示すように、区画TR,TAD、 TBCを有し、区画
TRには送信フラグが、区画TADには主記憶装置ME
Mの送信データが格納されているエリア(ARt、Ag
3・・・等)の先頭アドレスが、また区画TBCには同
じく送信データが格納されているメモリ°エリア中のデ
ータのバイト数が格納される。
示すように、区画TR,TAD、 TBCを有し、区画
TRには送信フラグが、区画TADには主記憶装置ME
Mの送信データが格納されているエリア(ARt、Ag
3・・・等)の先頭アドレスが、また区画TBCには同
じく送信データが格納されているメモリ°エリア中のデ
ータのバイト数が格納される。
いま、例えば、主記憶装置i MEMのメモリ・エリア
AR+に格納されているデータを送信し、続いてエリア
ARgに格納されているデータを送信する場合について
説明する。
AR+に格納されているデータを送信し、続いてエリア
ARgに格納されているデータを送信する場合について
説明する。
中央処理装置MPUはDMA制御部DMA−CTLの制
御メモリCTL −Mの1つのアドレスに対し、上記の
区画TRに対して送信指示として“1#を、区画TBC
に対して、B1(エリアARrの格納データのバイト数
〕を、区画TADに対してA1(メモリ・エリアARt
の先頭アドレス)を設定する。この設定は、公知のよう
に、共通バスCBおよびアドレス・バス制御部ABC、
データ・バス制御部DBC、さらにオア・ゲ−) OC
A、OGDを介して行なわれる。
御メモリCTL −Mの1つのアドレスに対し、上記の
区画TRに対して送信指示として“1#を、区画TBC
に対して、B1(エリアARrの格納データのバイト数
〕を、区画TADに対してA1(メモリ・エリアARt
の先頭アドレス)を設定する。この設定は、公知のよう
に、共通バスCBおよびアドレス・バス制御部ABC、
データ・バス制御部DBC、さらにオア・ゲ−) OC
A、OGDを介して行なわれる。
DMA制御部−DMA −CTLにおいてはタイム・ス
ロット・カウンタTSCの出力を走査部SCNより制御
メモリCTL−Mに送る。該出力はアドレス情報として
、オアデー) OGAを経て制御メモリCTL−Mに入
ブjし、これによシ制御メモリCTL−Mがら上記のア
ドレスの記憶内容、すなわぢ、区画TR、TAD 、
TBCに1+At、Btが設定されている内容、を読み
出してラッチ・レジスタLRに2ツヂする。
ロット・カウンタTSCの出力を走査部SCNより制御
メモリCTL−Mに送る。該出力はアドレス情報として
、オアデー) OGAを経て制御メモリCTL−Mに入
ブjし、これによシ制御メモリCTL−Mがら上記のア
ドレスの記憶内容、すなわぢ、区画TR、TAD 、
TBCに1+At、Btが設定されている内容、を読み
出してラッチ・レジスタLRに2ツヂする。
論理部LGCは、上記ラッチ・レジスタLRの内容を認
識し、区画TRが1であり、送信指示されていることを
識別し、回線制御部TTCからデータ要求があったとき
、主記憶装置MEMにアクセスし、区画TADに格納さ
れているアドレス情報(A1)をアドレス・バス制御部
ABCを経て、主記憶装置MEMに送シ該アドレスに格
納されているデータ(1バイト)を読取シ、データ・バ
ス制御部DBCを経て、論理部LGCに転送し、さらに
これを回線制御部T−TCに送シ、回線に送出する。こ
のとき、論理部LGCハラッチ・レジスタLRの区画T
ADの内容をこれに+1した内容AI+1(次のアドレ
ス)に、また区画TBCの内容をこれから−1した内容
B、 −1(未送出データのバイト数)に書換え、制御
メモリCTL−Mに戻して従前のアドレスに格納する。
識し、区画TRが1であり、送信指示されていることを
識別し、回線制御部TTCからデータ要求があったとき
、主記憶装置MEMにアクセスし、区画TADに格納さ
れているアドレス情報(A1)をアドレス・バス制御部
ABCを経て、主記憶装置MEMに送シ該アドレスに格
納されているデータ(1バイト)を読取シ、データ・バ
ス制御部DBCを経て、論理部LGCに転送し、さらに
これを回線制御部T−TCに送シ、回線に送出する。こ
のとき、論理部LGCハラッチ・レジスタLRの区画T
ADの内容をこれに+1した内容AI+1(次のアドレ
ス)に、また区画TBCの内容をこれから−1した内容
B、 −1(未送出データのバイト数)に書換え、制御
メモリCTL−Mに戻して従前のアドレスに格納する。
すなわち、制御メモリCTL−Mの内容は、 TADが
A1+1(次のアドレス)、TBCが8l−1(未送出
データのバイト数)に書換えられる。
A1+1(次のアドレス)、TBCが8l−1(未送出
データのバイト数)に書換えられる。
同様にして走査部SCNの次の走査周期で、制御メモリ
CTL−Mを読み出したとき、回線制御部TTCからデ
ータの要求があれば、上記と全く同様に、主記憶装置M
IThMのアドレスA1+1のデータ1バイトを回線制
御部TTCへ転送してさらに回線に送出し、ラッチ・レ
ジスタLRの区画TADの内容A1+1に+1し、すな
わちA1+1からAl+2に換え、また、区画TBCの
内容B1−1から−1し、すなわちB1−1からB1−
2に換え、この内容を制御メモリCTL−Mに戻して格
納する。
CTL−Mを読み出したとき、回線制御部TTCからデ
ータの要求があれば、上記と全く同様に、主記憶装置M
IThMのアドレスA1+1のデータ1バイトを回線制
御部TTCへ転送してさらに回線に送出し、ラッチ・レ
ジスタLRの区画TADの内容A1+1に+1し、すな
わちA1+1からAl+2に換え、また、区画TBCの
内容B1−1から−1し、すなわちB1−1からB1−
2に換え、この内容を制御メモリCTL−Mに戻して格
納する。
この動作を繰返えし、主記憶装置MEMのメモリ・:r
リアAltに格納されているデータが1バイトづつ送出
される。この動作は区画TBCの内容(未送出f−夕の
数)が3となるまで引き続いて実行さノする。
リアAltに格納されているデータが1バイトづつ送出
される。この動作は区画TBCの内容(未送出f−夕の
数)が3となるまで引き続いて実行さノする。
ラッチ・レジスタLRの区画TBCの内容が3となった
とき得られるアドレス(AI+B、−3)には、次V(
送出すべきデータフレームが格納されているメ〔す・エ
リアAR2の先頭アドレスA2の上部半分A2(、!J
)力、(格納されている。従って、このとき(TBC
−3)は、論理部LGCは、前記と同様な手順により、
J二記読み出したデータA 2’(U )を制御メモリ
CTL−N(の区画TADの上半分子AD(U)に格納
し、また区画’rBeの内容3から−1した2を同じく
区画TBCに格納する。
とき得られるアドレス(AI+B、−3)には、次V(
送出すべきデータフレームが格納されているメ〔す・エ
リアAR2の先頭アドレスA2の上部半分A2(、!J
)力、(格納されている。従って、このとき(TBC
−3)は、論理部LGCは、前記と同様な手順により、
J二記読み出したデータA 2’(U )を制御メモリ
CTL−N(の区画TADの上半分子AD(U)に格納
し、また区画’rBeの内容3から−1した2を同じく
区画TBCに格納する。
次の走査周期において、制御メモリCTL−Mの内りを
ラッチ・レジスタLRにラッチしたとき区画TBCの内
容は2である。論理部LGCはこれ(TBC=2)を識
別し、主記憶装置MEMの次のアドレス(A++Br−
2)から次に送出すべきデータ・フレームが格納されて
いるエリアAR2の先頭アドレスA2の下部半分A2(
L)を読み出し、制御メモリCTL−Mの区画T−AD
の下半分子AD(L)に格納し、また区画TBCの内容
2から−1したlを同区画TBCに格納する。
ラッチ・レジスタLRにラッチしたとき区画TBCの内
容は2である。論理部LGCはこれ(TBC=2)を識
別し、主記憶装置MEMの次のアドレス(A++Br−
2)から次に送出すべきデータ・フレームが格納されて
いるエリアAR2の先頭アドレスA2の下部半分A2(
L)を読み出し、制御メモリCTL−Mの区画T−AD
の下半分子AD(L)に格納し、また区画TBCの内容
2から−1したlを同区画TBCに格納する。
これで、制御メモリCTL−Mのアドレス用区画T−A
Dには、次に送出すべきデータ・フレームが格納されて
いるエリアAR2の先頭アドレスA2が格納された。
Dには、次に送出すべきデータ・フレームが格納されて
いるエリアAR2の先頭アドレスA2が格納された。
次の走査同期において、前記と同様にして論理部LGC
がラッチ・レジスタLRの内容を検出すると、区画TB
Cの内容は1となっている。論理部LGCでこれ(TB
C−1)を検出すると、さらに次のアドレス(A1+8
1−1 )からその内容B、(次に送出するデータ・フ
レーム中のデータのバイト数)を読み出し、制御メモリ
CTI、−Mの区画TBCに格納する。
がラッチ・レジスタLRの内容を検出すると、区画TB
Cの内容は1となっている。論理部LGCでこれ(TB
C−1)を検出すると、さらに次のアドレス(A1+8
1−1 )からその内容B、(次に送出するデータ・フ
レーム中のデータのバイト数)を読み出し、制御メモリ
CTI、−Mの区画TBCに格納する。
このように、1つのデータ・フレームが格納されている
メモリ・エリアからのデータの転送が終了したときは、
制御メモリCTL−’Mの区画TADには、次に送出す
るデータ・フレームが格納されているメモリ・エリアの
先頭アドレスが、また、区画T−nc ’にはそのバイ
ト数が格納されておシ、従って走査部SCHの次の走査
(読み出し)周期では、ラッチ・レジスタLRには、次
に送信すべきデータ。
メモリ・エリアからのデータの転送が終了したときは、
制御メモリCTL−’Mの区画TADには、次に送出す
るデータ・フレームが格納されているメモリ・エリアの
先頭アドレスが、また、区画T−nc ’にはそのバイ
ト数が格納されておシ、従って走査部SCHの次の走査
(読み出し)周期では、ラッチ・レジスタLRには、次
に送信すべきデータ。
フレームの格納されているメモリ・エリアARgの先頭
アドレスAs [=A2(U) +As(L) :)お
よびバイト数82がラッチされておシ、通信制御部TT
Cよシのデータ要求に対し、メモリ・エリアAR2に格
納されている次の送信フレームのデータの転送が可能と
なる。
アドレスAs [=A2(U) +As(L) :)お
よびバイト数82がラッチされておシ、通信制御部TT
Cよシのデータ要求に対し、メモリ・エリアAR2に格
納されている次の送信フレームのデータの転送が可能と
なる。
次の送信フレームのデータを格納しであるエリγAR,
についても、その最後の3つのアドレスに上記と同上に
次のメモリ・エリアのアドレス・データおよびバイト数
を格納しておくことにょplさらに次のフレームにデー
タ・チェイニングを行なうことができ、これを繰返えす
ことにょシ多数のデータ・フレームについて、データ・
チェイニングを行なうことができる。
についても、その最後の3つのアドレスに上記と同上に
次のメモリ・エリアのアドレス・データおよびバイト数
を格納しておくことにょplさらに次のフレームにデー
タ・チェイニングを行なうことができ、これを繰返えす
ことにょシ多数のデータ・フレームについて、データ・
チェイニングを行なうことができる。
本発明は、上記の実施例に限定されず、種々の0変形が
可能である。
可能である。
上記実施例においては、送出バイト数の残数を監視し、
これが3となったとき、次のメモリ・エリアの先頭アド
レスを設定したが、メモリ・エリアの最終アドレスの2
つ前のアドレスに達したとき、これを識別し、次のアド
レス(最終の2つ)に格納した次のフレームの先頭アド
レスを新らたに制御メモリCTL−Mに設定する等の別
の手段を用いることができる。
これが3となったとき、次のメモリ・エリアの先頭アド
レスを設定したが、メモリ・エリアの最終アドレスの2
つ前のアドレスに達したとき、これを識別し、次のアド
レス(最終の2つ)に格納した次のフレームの先頭アド
レスを新らたに制御メモリCTL−Mに設定する等の別
の手段を用いることができる。
発明の効果
本発明は上記のように構成されているので、主記憶装置
の中に、フレーム単位毎に一つのメモリ・エリアに分散
して格納されているデータを、DMA制御によ多回線に
送出する場合、各フレームのデータをデータ・チェイニ
ングによ多連続して送出する際、従来技術に比してDM
A制御部の制御メモリにおけるレジスタの数を1個に減
少させ得られ、経済的な構成が得られる効果がある。
の中に、フレーム単位毎に一つのメモリ・エリアに分散
して格納されているデータを、DMA制御によ多回線に
送出する場合、各フレームのデータをデータ・チェイニ
ングによ多連続して送出する際、従来技術に比してDM
A制御部の制御メモリにおけるレジスタの数を1個に減
少させ得られ、経済的な構成が得られる効果がある。
第1図は本発明の一実施例の接続構成図、第2図は上記
実施例の主記憶装置の構成内容を示す図、第3図は上記
実施例の制御メモリの構成を示す図である。 MPU・・・中央処理装置、MEM・・・主記憶装置、
DAM−CTL・・・DMA (ディレクト・メモリ・
アクセス)制御部、CB・・・共通パス、TTC・・・
回線制御部、D−BC・・・データ・バス制御部、AB
C・・・アドレス・バス制御部、TSC・・・タイム・
スロット・カウンタ、5−C)J・・・走査部、CTL
−M・・・制御メモIJ、LR・・・ラッ′f・レジス
タ、LGC・・・論理部。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 丘部(外3名〕第1図 1 138− 第2図 第3図 AD
実施例の主記憶装置の構成内容を示す図、第3図は上記
実施例の制御メモリの構成を示す図である。 MPU・・・中央処理装置、MEM・・・主記憶装置、
DAM−CTL・・・DMA (ディレクト・メモリ・
アクセス)制御部、CB・・・共通パス、TTC・・・
回線制御部、D−BC・・・データ・バス制御部、AB
C・・・アドレス・バス制御部、TSC・・・タイム・
スロット・カウンタ、5−C)J・・・走査部、CTL
−M・・・制御メモIJ、LR・・・ラッ′f・レジス
タ、LGC・・・論理部。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 丘部(外3名〕第1図 1 138− 第2図 第3図 AD
Claims (1)
- 回線へのデータ送出をDMA制御でフレーム単位で行な
うデータ転送方式において、送出すべきデータはフレー
ム毎に主記憶装置の一つのエリアに格納され、かつ、該
フレームは次に送出すべきフレームの格納されているエ
リアの先頭アドレスおよび転送バイト数のデータを保有
し、一つのフレームの送出の終了時には、送出を制御す
るための制御メモリは次に送出するフレームの格納され
ているエリアの先頭アドレスおよび転送バイト数を得、
該アドレスからデータを読み出して回線に送出を継続し
、送信フレームのデータ・チェイニングを行なうことを
特徴とするデータ転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58057403A JPS59183425A (ja) | 1983-03-31 | 1983-03-31 | デ−タ転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58057403A JPS59183425A (ja) | 1983-03-31 | 1983-03-31 | デ−タ転送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59183425A true JPS59183425A (ja) | 1984-10-18 |
Family
ID=13054669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58057403A Pending JPS59183425A (ja) | 1983-03-31 | 1983-03-31 | デ−タ転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59183425A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
-
1983
- 1983-03-31 JP JP58057403A patent/JPS59183425A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
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