JPS59181679A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、列えはイクナイタ等のインダクタンス負・
１′酊をスイツチングするパワートランジスタと一体的
に構成することができ、所定のブレイクタウン電圧をも
ってトランジスタを保護し得るようにするタイオード構
成の半導体装置ζこ関する。

半導体素子に内戚して使用する過宣圧保繰孝子の一種で
ある保護ダイオードは、タイオードのブレイクダウン直
圧■２を、イ呆計７）すべきトランジスタの■ＣＥＯ’
！圧よりも低くするために、セｈ々の工夫をしている。

例えは、不ｌ古性なベース１」ｊ、ｌ域の一部を深く拡
散して、コレクタ高濃度領域とのリーチスルーによって
■２を設定する。あるいは、不活性なベース領域の一部
にイオン注入等で高４Ｎ度に制イＡしたコレクタと同−
縛市型の高磯度領域を形成し、これによりブレイクダウ
ンα圧Ｖ、を設だすることが考えられている。

しかし、このような４δ成のものでは、半纏体楳体内に
動作部が存在するようになるものであり、このためブレ
イクダウン’ｌ＋：圧Ｖ２の俊Ｑ（ｊｌ　４’；Ｊ問題
とならないか、タイオードをＰｔ′ＩＩＩ戟するために
特別の製造工程が心安とする。また、この半導体−！Ａ
Ｍを、例えば内燃機関用の点火装置の点火コイル制伯［
用に用いる場合、その制御のために必要な３６０ｖ±１
０％のブレイクダウン電圧ＶＺの制御器が非常に困難と
なり、少留り的にも製品のコストアップとなる。

この朶明は上記のような点に硫みなされたもので、充分
簡易化した通常のトランジスタ等の製造工程と共に構成
することができ、ブレイクタウンは正特性の安定した、
しかも！ｔｊ’ｆ　’ｆＩｉ’ｊｉ性の良いブレクダウ
ン電圧・特性の得られるダイオードのような過跳圧保諭
素子を含む午導体装価、を扶供しようとするものである
。

すなわち、この発明に係る半導体装５勺−は、半導体基
体の主表面に対して、この基体と反対導′〔Ｆ型の第１
の領域と、この第１の鎖酸から離間して基体と同導電型
で且つ基体より冒不純物醐度の＾つ：２の領域とを形成
し、この−１１および第２の領域それぞれに対して少な
くとも一部分が重なり合う状態で、絶縁膜を介してゲー
ト電極となるｍ　電膜を対設形成するようにしたもので
ある。

さらに、この発明ではゲートを浮遊させてそのケート電
位をアノード、カソードのオーバラップ容量で適宜’＋
ｔｉｌｊ　１ｉ１１１．、アバランシェ時のキャリアの
インジェクションをおさえて、ブレイクさせても高安ボ
の偵型ダイオードが得られるようにすることを目的とす
る。

以下図面を’Ｆ１９　＋１．＠してこの発明の一実施例
を説明する。第１図（ばブレイクタウン素子となるダイ
オード部の断面Ｓ成を示すもので、半導体基体１１は、
例えはトランジスタを一体に形成するためにＮ型のコレ
クタ基体として構成される。

そして、この半Ｍ１体基体Ｚ１の裏面部には、エピタキ
シャルサブストレートあるいはＮ＋コレクタ拡赦層Ｉ２
が形成される。

上記半導体基体１１の主表面部には、Ｐ型アノード領域
Ｉ３が形成され、　　′ −≠＃＃蛤＝ゴ拗４＃日臼ミ　さらにこのアノード領域
１３から離間する状態で、基坏ｌｌと同尋覗型で不純物
濃１度を高くしたＮ＋カソード萌境域１４形成する。こ
のように、第１の領域となるＰ型アノード領域１３、お
よび第２の領域となるＮ　カソード領域１４の形成され
た半導体基体１１の主表面上には、５ｉ０２等による絶
縁膜Ｉ５を形成するもので、ｔ＃≠キ咋士士士を草丈ｔ
１ヒ５５ゴＳゴリゴで；−このＡ色縁肱１５上（こＱま
、アノード領域Ｉ３およびカソード領域１４にそれぞれ
一部分が重なり合うようにして導電膜によるゲート電極
１６を形成する。Ｉ７はｐ　１Ｑ１１アノード領域Ｉ３
に対応して設けた電極であり、この電極１７からアノー
ドＡが導出される。また、１８は窒化膜等の表面保護膜
である。

すなわち、上記半導体装置にあっては、Ｐ型アノード領
域Ｉ３とゲート成極１６とのＩｄｌ、およびＮ＋カソー
ド領域Ｉ４とゲート屯ｊ４１６との間それぞれに容量Ｃ
ＩおよびＣ２が形成されるもので、第２図に示す等価回
路のダイオードが構成されるようになる。すなわち、ケ
ート電極Ｉ６は容量ＣＩ　、　Ｃ２によって分割された
′電位となる。

このような堝鑞圧保獲素子となるタイオードは、例えは
ｒｊｔＪ述したように点火コイルｊｆ＋Ｕ御用に用いら
れるもので、第３図は点火コイルに対して点火信号を与
える保護ダイオード内象のダーリントンパワートランジ
スク回路を示ず。すなイつぢ、この回Ｉ烙は、・駆動段
トランジスタＴｒｌおよび出力段トランジスタＴｒ２を
ダーリントン接続するようにしてど♀構成されるもので
、出力段トランジスタ’ｌ’ｒ２のコレクタとベースと
の１１旧こ過電圧保護用のタイオードＤＺを４続して構
成される。

！８ｇ４図は上記点火制御回路を構成するモノリシツク
イ呆護〃゛イオード内蔵ＮＰＮダーリントンパワートラ
ンジスタを構成する半導体装儂の構成を示すもので、Ｎ
型、の半導体基体１１の裏面部にＮ　コレクク拡散層１
２が形成されている。

そして、この套体１１の主表面部には、ｐ　−４１，＋
の駆動段ベース領域２０およびｐｉ出力段ベース領域２
１が形成されるもので、これら領域２０゜２Ｚを取り囲
むよう（こしてその外側にダイオードのＰ型アノード佃
域）３が形成される１、また、上記ベース領域２０．２
１内部には、それぞれ、駆動段および出力段のエミツク
佃ノ或２２，２３が形成されているもので、これら領域
にそれぞれ対応して駆動段ベース成極２４、出力段およ
び、謡仰１段のエミッタ電極２５．２６、出力段ベース
電極２７が形成されるもので、このベース電極２７は図
で破酬丸印で示すクイオードのアノ−ド′は極２８と共
有（こなっている。そして、上記Ｐ型アノード叩域１３
を取り囲むようにして、この領域１３から離間してＮ　
カソード領域１４か形成されるものであり、アノード領
域Ｉ３およびカソード領（或１４に一部対向するように
して、絶縁膜Ｉ５を介してゲート岐１返Ｉ６を形成する
よう（こしてなる。

同、この例では、駆動段トランジスタのベース領土力２
０とダイオードのアノード領域１３とは離間しているか
、出力段トランジスタのベース領域２Ｉとアノ−トリ域
Ｚ３とは共有して形成されている。

このようにして用いられる第１図に示した過ａ圧保ｈ≠
クイオードのブレイクダウン將１引二を、第５図に示す
回路を用いて迎）定した。この回路は被１ｆｌｌ　９ダ
イオードを、−足′ｄ流で連続ブレイクダウンさせる回
路であり、ゲート電圧をｗ８整してゲート下の絶縁膜の
′ぺ界強１川を変化させると共に、ブレイクダウン電圧
の初勘値をも変化させるものである。

このような測定回路を用いて、常温においてブレイクダ
ウン電圧を一足の１ｍＡとし、１００時間（■（）経ｌ
ａ後のブレイクダウン電圧Ｖ、の変Ｍｉ１．１世△Ｖｚ
と、ゲート’ｉ１位の関係をｆｌｌｌｌ　足し、たきこ
ろ、２４３６図に示すような結果を得た。

第１図で示した夕゛イオードにおいて、このダイオード
に印加する逆バイアス電圧ＶＫＡζこ対して、ケート電
悼１６下の基体１１と、ケート電極１６との間の電圧Ｖ
ＫＧは、次式で表わされる電位となる。

逆バイアス電圧Ｖ　＋＜　Ａを上昇（負電位）させてゆ
くと、′畦圧ＶＫＧも上昇する。そして、基本ＺＺの表
面濃度をＩ　Ｘ　１０”’　ａｔ＋ｒ＋ｓ、／ｃ７ｊ、
ケート電極１６と基体１　／　！＝’ｌの絶縁膜Ｉ５が
ｓｉｏ、、で構成された厚さ４μのもの、基体表面覗荷
密を埃をＱ８５＝　１　ｘ　１０”ケ／　ｔｘＩとした
とき、ＶＫＧ”３０　ｘ、−５０（Ｖ）程度となり、基
体ＩＩの表面（こＰ現反転層が生じてこれがカソードＸ
ｓ　’ｌｊ％度領域１ｒＪ４こ到達する。

このとき、アノード領域Ｉ３と基体１１からなるＰ　Ｎ
　Ｗ合部とＰ現反転層に１’９つて、主として基体１１
のＮ−伸域に空乏層が拡がる２、そして、さらにＶＫＡ
を上列させると、ケート准極１６下の基体１１８面でＰ
現反転層が追い払われる状態で空乏層が拡がり、この部
分でアバランシェブレイクダウンを起こす３．この時に
発生ずるホットエレクトロンが、ケート電極Ｚ　６　ｉ
［下の絶縁膜１５内に注入トラップされ、プレイ・７タ
ウン、１圧の変動を引きおこすことが知ら、！１．てい
る。

ただし、ゲート”電圧ｖｘＡに設定すれば、ｒキ界によ
りエレクトロンの注入を阻止できる。しかし、この９．
のｌ諜界（まホットホールの注込を助長する方間となる
。

従来、ホール（ゴエレクトロンなこ比して酸化膜とのα
位障壁が大きく、ホールの運！φの平均自由飛程が短い
ため、］０−３ＨＩ灰注入確・キくが１ヨ（＜、注入が
２し弓き？゛・牙いと（ハわれている。しかし、ｔ３６
１￥ζ１で示したよう（こ、象５図の回路でＶＧＡ二（
）とし、ＶＫＧｉこ最大の負ｄ位をかけて、１０　（ｌ
　ｌｊが間ブレイクダウン、３を流］、ｍＡで連続的に
ブレイク々ウンさせると、藏＋Ｖの大幅なブレイクダウ
ンα圧の変動を示すことが一！ｉ’ｌＪ明した。さらに
■。、Ａを大きくしてＶＫＧの負′甫位を滅じてゆくさ
、ホール注入（こよろプレイクイ２’ウン′目を圧の変
動は少なくなり、はとんど「０」となる領域が出現する
。そして、さらｋこ負・在位を減じてゆくと、エレクト
ロンの注入をおさえられなくなり、再び一変姑を生ずる
ようになる。

ここで、Ｎ型基体に対してホールが注入されると、表面
濃度が上昇し、Ａｉｌ述したＰ型反転層が生ずる１圧（
ＶＴ）が犬となるため、ブレイクダウン電、圧゛は上昇
する。逆にエレクトロンが注入されると、電圧ＶＴが小
となるため、ブレイクダウン電圧が低下すると考えられ
る。

この実験結果によれば、ホールおよびエレクトロンの注
入を阻止してブレイクダウン電圧を安定化すニルｆ、：
、　メニハ、ＶｏＡチー　５０　Ｖ　〜−２５０Ｖ　、
　Ｅｘａチー　８〜−２　ｘ　１０５Ｖ／ｃｍ８１Ｌの
笥界（こなるようにケート電圧を設定すれば良いことが
半１明した。

このため、第１図で示した半導体装１直においては、谷
線Ｃ１とＣ２を、アノード領域Ｉ３およびカソード領域
Ｉ４とゲート前極Ｉ６との重なり合い面積を適当に調整
して ■ＫＧ＝ｖＫＡＸ　ＣＺ　　Ｘ　Ｃ２ で示される１位となるように設定する。

この場合、ｒｃ１＋ｃ２」の容量の大きい方がサージ等
によりチャージされて誤動作し難いが、ゲート電極Ｉ６
との重なり合いの面積が犬となり、チップサイズをこ対
して不経済となる。

実際は数ＰＦ〜数十ＰＦのレベルとすると効果的である
。

このようにしてアノード領域Ｚ３とカソード領域１４（
こ対するゲート電極Ｚ６の重なり会い面積に対応する容
量（こよって、ゲート電位を与えるようにする手段は、
半導体装置製作工程におけるパターン上で簡単に設定で
きるものであり、通常のトランジスタ製造工程と同様に
して製作可能である。

前記第３図の等価回路で示される第４図のダーリントン
トランジスタ回路は、第１図で示した半導体装置と同様
の基体濃度、絶嶽）（契厚さを有し、アノード領域１３
はベース領域２０゜２１と同時に拡散して深さ３０μｍ
で形成され、カソード筒濃度領域１４はエミッタ領域２
２゜２３と同時に拡散して深さ２０μｏ１で形成される
。そして、チップサイズ５謁平方で、ｒｃＩ＋Ｃ２＝２
０ＰＦＪ　　１（１＝１０ＰＦＪとなっており、アノー
ド、カソード間でブレイクグラ７　Ｎ圧ｒ　Ｂ　ＶＡＫ
　＝　３５０’　Ｖ　ｊである。そして、計算Ｏこよる
とｒＶＫＧ−−”　１１７　ＶＪ　、ケート配圧の実曲
ｊ値はｒ−１００Ｖ〜１５０ＶＪあり、設計通りの動作
をしているものとみなされる。

このようなダーリントントランジスタの半導体装置をイ
クナイタのインダクタンス負荷（点火コイル）スイッチ
ングに使用したところ、高温実機動作１０００時間で、
ブレイクダウン電圧ＢＶＡＫの変動は見られなかった。

同、この半導体装置におけるダイオードで、基体１１を
Ｐ型とすると基体１１が負の最大電位となるため、ゲー
ト電位を基体１１に対して負にバイアスするには外部よ
り電位をかける必要がある。

ＶＫＧに適当な１位を与える手段としては、他に種々あ
るものであるが、例えば第７図Ｏこ示すようにガードリ
ング接合の電位を利用する手段がある。すなわち、半導
体基体１１の主ｔ＜　＋ｔｎに、アノード窒域１３と同
時ζこ、この領域１３から延びた窒乏１蛤のとどく範囲
内に、ガードリング領域３０を形成するものである。そ
して、ＶＫＧの調節は、主接合とガードリング接合の間
隔で行なう。

第８図は、ケート電極１６を外部（こ取り出し、外付の
抵抗Ｒ１，Ｒ２によって１裟位分割してゲート１位を与
えるようにしている。この場合、抵抗の代りに起′闇力
を与えれば、基体１１がＰ型の場合でもブレイクダウン
電圧の変動のないダイオードを効果的に構成することが
できる。

この外付低流Ｒ１，Ｒ２は第９面で示すようをこして半
導体装１なと一体的（こ構成することができる。すなわ
ち、′ゲート電極１６の外側面に絶縁ｊ（〆３Ｉを形成
し、その絶縁膜３１上（こＳ　ｌＰＯ３等の高比抵抗膜
３２を形成してゲート電極１６をアノード電極１７．お
よびコレクタ基体ＩＩにそれぞれ接続するものである。

第１０図は、ドーブゼリシリコンあるいはモリブデン等
によって前記同様ζこゲートＬざ極１６ａを形成してい
るもので、この場合、このゲート電極１６ａの外側面の
層間絶縁保護膜１８を介して、ゲート電極１６ａ上に第
２のゲート成極３３を重ねて形ｐ兄し、このゲートｔｔ
ｇ：’隠３３をアノード電極１７（・こ（妾績設足する
。そして、ゲートを極１’　６　ａと３３との間の容量
Ｃ３，ゲート屈極１６ａとカソード高赳度領域１４との
間の谷−ｔｊｔｙｃ４番こより、ケート電極１６ａに対
して峨位を与えるようＧこしている。

以上のようにこの発明によれば、通常のトランジスタの
製造工程と共にダイオードのような過′ぼ圧保省素子を
含む半導体装置を構成することのできるものであり　％
ｇこブレイクダ・シン電圧特性の安定した保護素子を構
成することのできるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る過電圧保護素子を構
成する半導体装置を説明する断面構成図、第２図は上記
半導体装置の等価回路１肉、第３図は上記保護素子を含
むダーリントントランジスタ回路の例を示す図、第４図
は上゛記トランジスタ回路を実現する半導体装置を示す
もので、（Ａ）は平面から見たパターン図、（Ｂ）は断
面構成図、第５図は上記半導体装置の保護ダイオードの
測定回路を示す図、菓６図は上虻迎Ｉ定回路により測足
したブレイクダウン′電、圧特性を説明する図、第７図
乃至第１０図はそれぞれこの発明の他の実施汐１ｉを説
明する図である。 １１・・・半導体基体、１２・・・コレクタ拡ｆｉ層、
１３・・・Ｐ型アノード領域（第１の領域）、１４・・
・Ｎ型カソード領域（第２の領域）、１５・・・絶縁膜
、１６・・・ゲート電極。 出願人代理人　弁理士　鈴　江　武彦 第１図 第２図　　　　第３図 第４図 （Ａ） （Ｂ） 第５図 第６図

Claims (6)

【特許請求の範囲】
1. （１）半導体基体の主表面に対してこの基本と反対導４
   ４ｂにして形成された第１の領域と、この第１の領域と
   離間して上記基体と同一導電型にして且つ基体より高不
   純物濃度で上記基体主表面に形成した第２の領域と、上
   記第１および第２の領域それぞれに対して絶縁膜を介し
   て一部分が重なり合うように設定したゲート電極と、こ
   のゲート電極とその下の基体とのブレイクダウン時の電
   界強度をゲート電極を負電位として８〜２　Ｘ　１０”
   ’　Ｖ　／　ｃｍとするグー１４位設定手段とを具備し
   たことを特徴とする半導体装置。
2. （２）　　上記ゲート１）１□位設定手段は、上記第１
   のり域および第２の領域それぞれとゲート電極との重な
   り合う領域で設定されるそれぞれの谷ろ 前によ恐分割′シ位供給手段により構成した特許請求の
   範囲第１項記載の半導体装Ｌ＜。
3. （３）　　上記ゲート電位設定手段は、前記基体の第１
   の領域から媚びた空乏層のとどく範囲ζこ形成したガー
   ドリングを含み、このカードリング接合電位をゲート電
   極に与えるように構成した特許請求の範囲第１項記載の
   半導体装置。
4. （４）　　上記ゲートン位設定手段は、ゲート電極を外
   部回路と礪気的に接続して電位を得るように構成した特
   許請求の範囲第１項記戦の半導体装置。
5. （５）上記ゲート電位設定手段は、ゲート′１シ〜′極
   上に絶縁膜を介して形成される高比抵抗膜による抵抗分
   割回路で構成した特許請求の範囲第１項記載の半導体装
   置。
6. （６）上記ケート電位設定手段（ば、上記ゲート電極上
   に絶縁膜を介して第２のゲート電極を形成し、上記ゲー
   ト電極と第２のゲート電極間との容量、およびゲート電
   極と第２の′・、す城との間の容量とによる退位分割に
   より構成した特許請求の範囲第１瑣−記載の半導体装１
   ・〈−０