JPS59181648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59181648A JPS59181648A JP5605783A JP5605783A JPS59181648A JP S59181648 A JPS59181648 A JP S59181648A JP 5605783 A JP5605783 A JP 5605783A JP 5605783 A JP5605783 A JP 5605783A JP S59181648 A JPS59181648 A JP S59181648A
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- Japan
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- film
- wiring
- bpsg
- semiconductor device
- manufacturing
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に1関し、特に配線の断
切れを防止するためVC表面を」l坦イヒした半導体装
置の製造方法に関するO 〔発明の技術的背景とその問題点〕 従来、表面を平坦化した半導体装gtd、z f’Jえ
ば第1図(aル(b)に示す如く製造さ九ているOlず
、例えばSt基板1上に熱酸イヒ膜2を形成した後、こ
の熱酸化膜2上の所定箇所に多結晶シリコンからなる配
線3を形成する。つついて、全面にCvD−8iO2膜
4、ホウ素−リンケイ酸ガラゑ膜(BPSG膜)5を順
次形成する(第1図(a)図示)。欠いで、熱処理を施
してBPSG膜5を溶融し、表面がなだらかなりPSG
膜51を形成して1丘導体装置を製造する(第1図(b
)図示)。
切れを防止するためVC表面を」l坦イヒした半導体装
置の製造方法に関するO 〔発明の技術的背景とその問題点〕 従来、表面を平坦化した半導体装gtd、z f’Jえ
ば第1図(aル(b)に示す如く製造さ九ているOlず
、例えばSt基板1上に熱酸イヒ膜2を形成した後、こ
の熱酸化膜2上の所定箇所に多結晶シリコンからなる配
線3を形成する。つついて、全面にCvD−8iO2膜
4、ホウ素−リンケイ酸ガラゑ膜(BPSG膜)5を順
次形成する(第1図(a)図示)。欠いで、熱処理を施
してBPSG膜5を溶融し、表面がなだらかなりPSG
膜51を形成して1丘導体装置を製造する(第1図(b
)図示)。
しかしながら、前述した製造方法に、【れば、第1図(
b)に示す如く配線3上にCVD −S iO2膜4.
13PSG膜5′が存在するため、配線3とコンタクト
をとる場合、コンタクト穴の深さく1)とコンタクト径
(φ)の比(1/φ)か、CVD −S s O2膜4
たけしか用いない場合と比べて太きくなる。し/ζカ)
つて、第2図に示す如くコンタクトがとシにくくなる欠
点があった。
b)に示す如く配線3上にCVD −S iO2膜4.
13PSG膜5′が存在するため、配線3とコンタクト
をとる場合、コンタクト穴の深さく1)とコンタクト径
(φ)の比(1/φ)か、CVD −S s O2膜4
たけしか用いない場合と比べて太きくなる。し/ζカ)
つて、第2図に示す如くコンタクトがとシにくくなる欠
点があった。
また、他の半導体装置の製造方法としては、第3図(、
)〜(c)に示す方法が知られている。lず、常法によ
シSi基板l上に熱酸化膜2を形成し、この熱酸化膜2
上に多結晶シリコンからなる配線6,6を形成する。つ
づいて、全面にCVD −8iQ 2膜7、BPSG膜
8を順次形成した後1前記BPSG膜8上に該BPSG
膜8とはは等しい選択比を有したン、lトレジスト膜9
を形成して表面を平坦化する(第3図(a)図示)。次
いで、反応性イオンエツチング(RIE )にょシ1.
前ム己フォトレジ、: ) Pb%9.!:BPSG膜
8を所定深さ1でエツチング除去する(第3図(b)図
示)。更に、残存するフォトレノ7ト股9を除去し、表
面が平坦な半尋体装餘を製造する(第3図(c)図示)
。しかしながら、こうした製造方法によれば、BPsG
膜8とほぼ等しい選択比を有するフォトレジスト膜9を
選択することが困難である。!、た、最終的なa [t
lj形状は、配線6,6、CVD −S r 02膜2
及びBPSG膜8の夫々の厚み、配線5.6間の距離、
フォトレジスト膜の種類に大きな影響を受けるため、実
用性に欠ける。
)〜(c)に示す方法が知られている。lず、常法によ
シSi基板l上に熱酸化膜2を形成し、この熱酸化膜2
上に多結晶シリコンからなる配線6,6を形成する。つ
づいて、全面にCVD −8iQ 2膜7、BPSG膜
8を順次形成した後1前記BPSG膜8上に該BPSG
膜8とはは等しい選択比を有したン、lトレジスト膜9
を形成して表面を平坦化する(第3図(a)図示)。次
いで、反応性イオンエツチング(RIE )にょシ1.
前ム己フォトレジ、: ) Pb%9.!:BPSG膜
8を所定深さ1でエツチング除去する(第3図(b)図
示)。更に、残存するフォトレノ7ト股9を除去し、表
面が平坦な半尋体装餘を製造する(第3図(c)図示)
。しかしながら、こうした製造方法によれば、BPsG
膜8とほぼ等しい選択比を有するフォトレジスト膜9を
選択することが困難である。!、た、最終的なa [t
lj形状は、配線6,6、CVD −S r 02膜2
及びBPSG膜8の夫々の厚み、配線5.6間の距離、
フォトレジスト膜の種類に大きな影響を受けるため、実
用性に欠ける。
本発明は上記事情に鑑みてなされたもので、表面を平坦
化して配線の断切れを阻止し得る半導体装置の製造方法
を提供することを目的とするものである。
化して配線の断切れを阻止し得る半導体装置の製造方法
を提供することを目的とするものである。
本発明は、半導体基体上に第1の絶縁膜を介して急峻な
段差部を有する配線を形成した後、全面に第2の絶縁膜
、低温溶融性被膜を順次形成し、しかる後前記被膜を前
記配線に対応する前記第2の絶縁膜の少なくとも側壁に
残存させ、更に残存した被膜を溶融することによって、
表面を平坦化させ、配線の断切れを防止するものである
。
段差部を有する配線を形成した後、全面に第2の絶縁膜
、低温溶融性被膜を順次形成し、しかる後前記被膜を前
記配線に対応する前記第2の絶縁膜の少なくとも側壁に
残存させ、更に残存した被膜を溶融することによって、
表面を平坦化させ、配線の断切れを防止するものである
。
以下、本発明の一実施例を第4図(a)〜゛(C)を診
照して説明する。
照して説明する。
電ず、牛砺体基体としてのp型のSt基板11上に厚さ
約1000iの熱kz化膜12を形成した後、この熱酸
化lNl2上にCVD法により厚さ約4000Xの多結
晶シリコン層(図示せず)を形成し、パターニングして
配線13を形成した。
約1000iの熱kz化膜12を形成した後、この熱酸
化lNl2上にCVD法により厚さ約4000Xの多結
晶シリコン層(図示せず)を形成し、パターニングして
配線13を形成した。
つづいて、常圧CVDにょシ全面に厚さ約3000Xの
S z O2脱14、低温溶融性被膜としての厚さ約8
000 AtDBP5G fyA 75 ヲJfAtl
形W シfc (M 4図(、)図示〕。なお、BPS
G映15中のボロン及びリンの濃度は、夫々約2 X
l 021(m−1であった。次イテ、CF3B、 ト
ct2−xx雰1i13気−c、RIE K j 、0
前配BPSG 膜15 ′fLsio2膜14 )D面
が露出するlでエツチング除去した。この精米、R’l
J配配線J3に対応する5in2N14 ノItlJ壁
にのみBPSGM75/が存在しlζC#i! 4図(
b)図示〕。なお、この工程において、RIEに代って
イオンミリング等の異方性エツチングを行なって@l壁
にBPSG膜を残存させでもよめ。更に、約900℃、
20分同熱処理をOaIして残存したBPSG膜15′
を浴融し’C7+:だらかなりpsa膜16′ft形成
し1.半導体装置を製造する(第4図(c)図示)。
S z O2脱14、低温溶融性被膜としての厚さ約8
000 AtDBP5G fyA 75 ヲJfAtl
形W シfc (M 4図(、)図示〕。なお、BPS
G映15中のボロン及びリンの濃度は、夫々約2 X
l 021(m−1であった。次イテ、CF3B、 ト
ct2−xx雰1i13気−c、RIE K j 、0
前配BPSG 膜15 ′fLsio2膜14 )D面
が露出するlでエツチング除去した。この精米、R’l
J配配線J3に対応する5in2N14 ノItlJ壁
にのみBPSGM75/が存在しlζC#i! 4図(
b)図示〕。なお、この工程において、RIEに代って
イオンミリング等の異方性エツチングを行なって@l壁
にBPSG膜を残存させでもよめ。更に、約900℃、
20分同熱処理をOaIして残存したBPSG膜15′
を浴融し’C7+:だらかなりpsa膜16′ft形成
し1.半導体装置を製造する(第4図(c)図示)。
しかして、本発明によれば、熱酸化膜I2上の配線13
を含む全面にS 102膜14、BPSC膜15全15
形成した後、RIEにょシ前記配線13に対応する5I
02膜14の側壁にのみBPSG膜15′を残存させ、
更に熱処理を施してなだらかなりPSG膜16を形成で
きるため、表面全体をなだらかにできる。したがって、
BPSG膜16全165i02膜、74上に2層目の配
線を形成した場合、前記配線13の段差部での断切nを
防止できる。
を含む全面にS 102膜14、BPSC膜15全15
形成した後、RIEにょシ前記配線13に対応する5I
02膜14の側壁にのみBPSG膜15′を残存させ、
更に熱処理を施してなだらかなりPSG膜16を形成で
きるため、表面全体をなだらかにできる。したがって、
BPSG膜16全165i02膜、74上に2層目の配
線を形成した場合、前記配線13の段差部での断切nを
防止できる。
また、第1図(b)図示の従来の半導体装置と比べ、配
線13とのコンタクト領域には8102 k14のみし
か存在しないため、コンタクト穴の深ざが従来よシも浅
くなシ、コンタクトがとシやすくなる。しかも、第4図
(b)に示す如く、RIEによシ配線13に対応する5
102膜14の側壁にわずかなりPSG膜15′を残存
するだけであるため、低温かつ短時m]でなだらかなり
PSG膜16を形成でき、素子特性への悪影響を低減で
きる。
線13とのコンタクト領域には8102 k14のみし
か存在しないため、コンタクト穴の深ざが従来よシも浅
くなシ、コンタクトがとシやすくなる。しかも、第4図
(b)に示す如く、RIEによシ配線13に対応する5
102膜14の側壁にわずかなりPSG膜15′を残存
するだけであるため、低温かつ短時m]でなだらかなり
PSG膜16を形成でき、素子特性への悪影響を低減で
きる。
更に、第3図(a)〜(c)の従来の製造方法の如く、
フォトレジスト膜を用することに起因するBPSG膜と
の選択比の問題等を回避できる。
フォトレジスト膜を用することに起因するBPSG膜と
の選択比の問題等を回避できる。
なお、土dピ実施例では、lJ−目の配線の材料として
多結晶シリコンを用いたが、これに限らず、例えばW
+ Mo等の高融点金属あるいはMo5t等を用いても
よい。
多結晶シリコンを用いたが、これに限らず、例えばW
+ Mo等の高融点金属あるいはMo5t等を用いても
よい。
上記実施例では、低温浴融性破膜としてBPSG膜を用
いたが、これに限らず、例えばリン・ケイ酸ガラス膜等
の低温で溶融できるもの なら全てよい。
いたが、これに限らず、例えばリン・ケイ酸ガラス膜等
の低温で溶融できるもの なら全てよい。
上記実施例では、BPSG膜を配線に対応するSiO2
膜の側壁に残存させる場合について述べたが、これに眠
らず、例えば第5図に示す如く、S 102膜14の側
壁にBPSG膜15’を残存するとともに、その他の領
域に厚さ100OX程度の薄いBPSG膜17全17す
る場合でも上記実施例とほぼ同様な効果を期待できる。
膜の側壁に残存させる場合について述べたが、これに眠
らず、例えば第5図に示す如く、S 102膜14の側
壁にBPSG膜15’を残存するとともに、その他の領
域に厚さ100OX程度の薄いBPSG膜17全17す
る場合でも上記実施例とほぼ同様な効果を期待できる。
上記実施例では、p型のsi基板上に熱酸化膜を介して
配線を形成した場合について述べ/ζが、これに限らず
、丈ファイア等の絶縁性基板上の半導体層上に熱酸化膜
を介して配線を形成してもよい。
配線を形成した場合について述べ/ζが、これに限らず
、丈ファイア等の絶縁性基板上の半導体層上に熱酸化膜
を介して配線を形成してもよい。
以上詳述した如く本発明によnば、配線の断切れを阻止
し得る信頼性の高い半導体装置の製造方法を提供できる
ものである。
し得る信頼性の高い半導体装置の製造方法を提供できる
ものである。
第1図(a)、(b)は従来の半導体装置の製造方法を
工程順に示す断面図、第2図はコンタクトのとシやすさ
とコンタクト穴の深さ、コンタクト径の比との関係を示
す特性図、第3図(、)〜(c)は従来の他の半導体装
置の製造方法を工程順に示す断面図、第4図(、)〜(
c)は本発明の一′:*施例を示す半導体装置の製造方
法を工程順に示す断面図、第5図は第4図(b)とは異
なるBPSG膜の残存状態を説明するための断面図であ
る。 11・・・pmのSr基板(牛導体基体ン、)2・・・
熱酸化膜、13・・・配線、14・・・S iO2膜、
15゜15’ 、 16 、17−BPSG膜(低温溶
融性In)。 第1図 第 2 図 第3図
工程順に示す断面図、第2図はコンタクトのとシやすさ
とコンタクト穴の深さ、コンタクト径の比との関係を示
す特性図、第3図(、)〜(c)は従来の他の半導体装
置の製造方法を工程順に示す断面図、第4図(、)〜(
c)は本発明の一′:*施例を示す半導体装置の製造方
法を工程順に示す断面図、第5図は第4図(b)とは異
なるBPSG膜の残存状態を説明するための断面図であ
る。 11・・・pmのSr基板(牛導体基体ン、)2・・・
熱酸化膜、13・・・配線、14・・・S iO2膜、
15゜15’ 、 16 、17−BPSG膜(低温溶
融性In)。 第1図 第 2 図 第3図
Claims (3)
- (1)半導体基体上に第1の絶縁膜を介して急峻な段差
部を有する配線を形成する工程と・全面に第2の絶縁膜
、低温溶融性被膜を順次形成する工程と、前記被膜を前
記配線に対応する前記第2の絶縁膜の少なくとも側壁に
残存させる工程と1残存した被膜を溶融する工程とを具
備することを特徴とする半導体装置の製造方法。 - (2)配線の材料が多結晶シリコンからなることを特徴
とする特許請求の範囲第1項記載の半導体装置の製造方
法。 - (3)低温溶融性被膜としてリン・ケイ酸ガラス膜ある
いはホウ素−リンケイ酸ガラス膜を用いることを特徴と
する特許請求の範囲第1項記載の半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5605783A JPS59181648A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5605783A JPS59181648A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59181648A true JPS59181648A (ja) | 1984-10-16 |
Family
ID=13016447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5605783A Pending JPS59181648A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59181648A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920075A (en) * | 1982-06-15 | 1990-04-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device having a lens section |
WO1992019011A1 (en) * | 1991-04-22 | 1992-10-29 | Semiconductor Process Laboratory Co., Ltd. | Apparatus and method for manufacturing semiconductor device |
US6013338A (en) * | 1986-09-09 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
-
1983
- 1983-03-31 JP JP5605783A patent/JPS59181648A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920075A (en) * | 1982-06-15 | 1990-04-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device having a lens section |
US6013338A (en) * | 1986-09-09 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
WO1992019011A1 (en) * | 1991-04-22 | 1992-10-29 | Semiconductor Process Laboratory Co., Ltd. | Apparatus and method for manufacturing semiconductor device |
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