JPS59180332A - Combination selecting circuit for combinational weighing machine - Google Patents
Combination selecting circuit for combinational weighing machineInfo
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- JPS59180332A JPS59180332A JP5465983A JP5465983A JPS59180332A JP S59180332 A JPS59180332 A JP S59180332A JP 5465983 A JP5465983 A JP 5465983A JP 5465983 A JP5465983 A JP 5465983A JP S59180332 A JPS59180332 A JP S59180332A
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- G01G19/387—Weighing apparatus or methods adapted for special purposes not provided for in the preceding groups for combinatorial weighing, i.e. selecting a combination of articles whose total weight or number is closest to a desired value
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Abstract
Description
【発明の詳細な説明】
この発明は、菓子、果物、野菜などのように個々の重量
にバラツキのある物品（以下、塊状物と記Ｊ）を、はぼ
一定重量となるように、複数個ひとまとめにして袋詰め
などを行なう際に使用される、組合せａｔ Ｉｆｉ １
１の組合せ選定回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention is a method for processing articles such as confectionery, fruits, vegetables, etc. whose individual weights vary (hereinafter referred to as lumps) into multiple pieces so that the weight is approximately constant. Combination at Ifi 1 used when bulking into bags etc.
The present invention relates to the combination selection circuit No. 1.
個々の重量にバラツキのある塊状物を、設定重吊分だけ
ひとまとめにしようとしても、目（票重吊との間に誤差
が生じる。このため、常にてきるたけ設定重量との誤差
を少なくしてひとまとめに覆るだめのものとして従来よ
り組合［１ｆｆｉ機が用いられている。Even if you try to lump together lumps with varying individual weights by the set weight, an error will occur between the weight and the set weight.For this reason, always try to reduce the error between the set weight and the Conventionally, a combination [1ffi machine] has been used as a device that does not cover all the parts all at once.
即ら、組合往計量機では、第１図に示づように複数の計
量ホッパ１１〜１ｎ１．：Ｉ数の塊状物から成る被計量
物を順次供給し、各計量ホッパ１１〜１０ごとに設けた
計量器２１〜２ｎによって、収容された複数の塊状物を
それぞれ旧ｆ？！ Ｌ、、各目量ＢＪ３２１〜２ｎの計
量値を組合せ選定回路３に入力してずへての組合せどど
の組合せ重量を演算し、演算によって冑られたすべての
組合Ｕ小爪のうちの目標重量との差が最も小となるａ１
量ホッパの組合せを選定する。そして、このにうにして
選定された組合せの複数の計量ホッパ内の塊状物を集合
シュートなどに排出してひとまとめにづる。That is, in the combination forward weighing machine, as shown in FIG. 1, a plurality of weighing hoppers 11 to 1n1. : The objects to be weighed consisting of I lumps are sequentially supplied, and the plurality of accommodated lumps are each weighed in the old f? ! The weight values of each scale interval BJ321 to 2n are input to the combination selection circuit 3, and the combination weight of each combination is calculated, and the target weight of all combinations U small claws determined by the calculation is calculated. a1 where the difference is the smallest
Select a combination of quantity hoppers. Then, the lumps in the plurality of weighing hoppers in the combination selected in this way are discharged to a collection chute or the like and collected in a lump.
しかして、従来のこの種の組合は重量機の組合せ選定回
路３は各計量値ずべての組合せで順次加篩し、この加算
ごとに加算結果を比較器で目標重いと比較して、加算結
果が目標重但以上になったか否かを判別し、目４ｆｆｌ
ｆｆｉ Ｄｉを超えたもののうちで最も目標車量に近
い値となる組合せを選定していたが、このｊ、うに順次
加算する加紳結果ごとに比較器で判定しているため、回
路構成が複雑で選定に時間を要していた。However, in the conventional combination of this type, the combination selection circuit 3 of the weight machine sequentially sieves all the combinations of each weighing value, and for each addition, the addition result is compared with the target heavy weight by a comparator, and the addition result is Determine whether or not the value is equal to or higher than the target value, and
Among those that exceed ffi Di, the combination that is closest to the target vehicle volume was selected, but the circuit configuration is complicated because a comparator is used to make a decision for each addition result that is sequentially added to j and uni. It took time to make a selection.
本発明は上記の欠点を改め回路構成を簡単にした組合せ
Ｒ」組機の組合せ選定回路を提供することを目的として
いる。SUMMARY OF THE INVENTION An object of the present invention is to provide a combination selection circuit for a "Combination R" assembly machine that overcomes the above-mentioned drawbacks and has a simplified circuit configuration.
以下、図面に示す本発明の一実施例について説明Ｊる。An embodiment of the present invention shown in the drawings will be described below.
第２図は本発明の一実施例を示している。FIG. 2 shows an embodiment of the invention.
同図において、１１１〜１１ｎは目量ホッパ１１〜Ｉｎ
に供給された被計量物の重量を計量づるｉｔ ｍ ”ａ
２ ＋へ−２０からの重量値信号をそれぞれ記ｊＱ
７Ｊる記憶回Ｆｆｆ、１２＋〜１２ｎはスイッチ群、１
３はスイッチｆ！ｌｊ １２１〜１２ｎを制御して組合
せパターンに基いてスイッチ群１２１〜１２ｎを選択し
て１つずつ順次ＯＮさせるスイッチ制御回路である。In the same figure, 111 to 11n are scale hoppers 11 to In
Weigh the weight of the object supplied to it m ”a
2 Write down the weight value signals from + to -20 respectively jQ
7J memory times Fff, 12+ to 12n are switch groups, 1
3 is switch f! This is a switch control circuit that controls lj 121 to 12n to select switch groups 121 to 12n based on a combination pattern and sequentially turn them on one by one.
スイッチ制御回路１３は、１〜ｎの出力端・子からクロ
ック入力ごとに“１パが１からｎへとシフトして出力さ
れるライン選定用シフトレジスタ１４と、１〜１１の出
力端子から１を最下位桁とする２進数を、クロック入力
ごとに１アツプして出力する組合せパターン作成用カウ
ンタ１５と、ライン選択用シフトレジスタ１４及び相合
せパターン作成用カウンタ１５の各１〜ｎの出力の論理
積をとってスイッチ群１２１〜・１２ｎをそれぞれＯＮ
ざぜるアンドゲート群１６とによって構成されている。The switch control circuit 13 includes a line selection shift register 14 in which "1" is shifted from 1 to n for each clock input from the output terminals 1 to n, and 1 is output from the output terminals 1 to 11. A combination pattern creation counter 15 that increments a binary number with 1 as the least significant digit and outputs it by one for each clock input, and outputs 1 to n of each of the line selection shift register 14 and the combination pattern creation counter 15. Take the logical product and turn on each of the switch groups 121 to 12n.
It is constituted by a group of ZAZERING AND gates 16.
１７は目標距屯を設定Ｊる目標重量設定回路、１８はレ
ジスタ１つに一時記憶された値からスイッチ群１２１〜
１２０を介して入力される記憶回路１１＋〜１１０のい
ずれかの計量値を順次減算する減算器、１つはスイッチ
２０を介してまり゛目標重量設定回路１７の目標型組を
記憶して減算器１８へ出力し、減筒器１８の出力値をス
イッチ２１を介して記憶すると共に、この記憶値が零又
は負になると、この記憶値を比較器２３へ出力づるレジ
スタである。なおスイッチ２１はパルス信号φ２によっ
てＯＮする。17 is a target weight setting circuit for setting a target distance; 18 is a group of switches 121 to 18 from a value temporarily stored in one register;
One is a subtracter that sequentially subtracts the measured values of any of the storage circuits 11+ to 110 inputted via the switch 20, and one subtractor 18 stores the target type set of the target weight setting circuit 17 via the switch 20. This register stores the output value of the cylinder reducer 18 via the switch 21, and outputs the stored value to the comparator 23 when the stored value becomes zero or negative. Note that the switch 21 is turned on by the pulse signal φ2.
２２は減算器１８の減算結果を比較して、減算器１８の
出力値が零又は負の値となる出ノ〕値のうら、絶対値が
最小となる計量ホッパ１１〜１ｎの組合せを判定づる組
合せ判定回路である。22 compares the subtraction results of the subtracter 18 and determines the combination of the weighing hoppers 11 to 1n that has the smallest absolute value among the output values where the output value of the subtracter 18 is zero or a negative value. This is a combination determination circuit.
組合Ｕ判定回路２２は、スイッチ２４を介して、予め最
大値限定回路２４に設定された適宜の値（最大値）を記
憶し、比較器２３の出力が生じるとＯＮ？ｌ゛るスイッ
チ２６を介してレジスタ１９の記憶値を更新記憶する旧
結果記憶回路２７と、レジスタ１つの記１０値の絶対値
の旧結果記憶回路２７の記憶値の絶対値とを比較し、レ
ジスタ１９の記憶値の絶対値が小の場合に出力を生じて
スイッチ２ＧをＯＮさけると共に、組合せ記憶回路３０
に４１吊ホツパの組合Ｕをラッヂさせる比較器２３と、
１〜ｎの出力端子からクロック入力ごとに１から１１へ
とＩＩ １１＋が増加して出力づる組合せ結果選択用シ
フトレジスタ２８と、組合せパターン作成用カウンタ１
５及び組合せ結果シバ択用シフトレジスタ２８の各１〜
ｎ出力の論理積をとるアンドゲート群２９と、比較器２
３の出力が生じたときのアンドゲート群２９の１〜ｎの
出力端子の出力状態をラッヂする粗合せ記憶回路３０ど
によって構成されている。The combination U determination circuit 22 stores an appropriate value (maximum value) set in advance in the maximum value limiting circuit 24 via the switch 24, and turns on when the output of the comparator 23 occurs? Compare the old result storage circuit 27 that updates and stores the stored value of the register 19 via the switch 26 with the absolute value of the stored value of the old result storage circuit 27 of the absolute value of the 10 value recorded in one register, When the absolute value of the value stored in the register 19 is small, an output is generated to avoid turning on the switch 2G, and the combinational storage circuit 30
a comparator 23 for latching the combination U of the 41 hanging hoppers;
A shift register 28 for selecting a combination result and a counter 1 for creating a combination pattern.
5 and the combination result selection shift register 28, each 1 to 5.
AND gate group 29 that takes the AND of n outputs, and comparator 2
It is constituted by a coarse adjustment storage circuit 30, etc., which latches the output states of the output terminals 1 to n of the AND gate group 29 when the output No. 3 is generated.
３１はパルス信号φ１及びインバータ３２を介した組合
Ｕパターン作成用カウンタ１５０） −Ｆ： トリ一端
子の出力との論理積をとり、キャリ一端子出力がＩＩ
ＯＩＩの間、パルス信号φ１をライン選択用シフトレジ
スタ１４及び組合せ結果選択用シフトレジスタ２８のク
ロック入力端子に入ノ〕させるアンド回路、３３はライ
ン選択用シフ１〜レジスタ１４のオーバーフロー信号及
び組合せパターン作成用カウンタ１５のキャリー信号と
の論理積をとってＥ Ｎ Ｄ （８８を出力するアンド
回路である。31 is a counter 150 for creating a combination U pattern via the pulse signal φ1 and the inverter 32) -F: The AND with the output of the tri-1 terminal is taken, and the output of the carry-1 terminal is II.
During OII, an AND circuit inputs the pulse signal φ1 to the clock input terminals of the line selection shift register 14 and the combination result selection shift register 28; 33 is the overflow signal of the line selection shift register 1 to the register 14 and the combination pattern; This is an AND circuit that performs a logical product with the carry signal of the creation counter 15 and outputs E ND (88).
なおライン選択用シフ１−レジスタ１４のオーバーフロ
ー信号は、組合せパターン作成用）Ｊウンタ１５のクロ
ック信号、組合せ結果選択用シフ［〜レジスタ２７のＯ
−ド信号として使われると共に、スイッチ２０をＯＮさ
せる（５号としても使われる。Note that the overflow signal of shift 1 register 14 for line selection is the clock signal of J counter 15 (for creating a combination pattern), and the overflow signal of shift 1 register 14 for line selection is
- is used as a code signal and also turns on switch 20 (also used as No. 5).
パルス信号φ１、φ２は第３図に示すように同一周波数
でφ２の位相が遅れた関係にな・ンている。As shown in FIG. 3, the pulse signals φ1 and φ2 have the same frequency, but the phase of φ2 is delayed.
次に上記実施例の動作を説明する。Next, the operation of the above embodiment will be explained.
（１）ｆｆＬｆｆｉホッパ１１〜１ｎに供給された被計
量物のｆｆ１１２はそれぞれ計量器２１〜２０で計量さ
れ、各計量値はそれぞれ記憶回路１１１〜１１０に記憶
される。(1) ffLffi The objects to be weighed ff112 supplied to the hoppers 11 to 1n are weighed by the scales 21 to 20, respectively, and the measured values are stored in the storage circuits 111 to 110, respectively.
スター［−信号によって組合せパターン作成用カウンタ
１５は初期セットされて１〜ｎの出ツクはすべ−Ｕ ”
Ｏ”になる。また、このスタートイコ号ににっでスイ
ッチ２５がＯＮＬ、旧結果記憶回路２７には最大値が記
憶される。また前回終了時のライン選択用シフトレジス
タ１４のオーバーフロー出力によ一ン゛Ｃスイッチ２０
がＯＮして、レジスタ１つには目標重量設定回路１７の
目標重量が記憶される。また、このオーバー７１コー出
）ｊは組合せ結果選択用シフトレジスタ２８及びライン
選択用シフトレジスタ１４のロード入力端子に入力し、
このためシフトレジスタ１４．２８（ま初期セットされ
て両者の出力端子１のみがＩＩ １１＋、他が１１０１
１になっている。The combination pattern creation counter 15 is initially set by the star [- signal, and all outputs of 1 to n are -U.''
In addition, the switch 25 is turned ON at this start equal number, and the maximum value is stored in the old result storage circuit 27. Also, due to the overflow output of the line selection shift register 14 at the previous end, 1C switch 20
is turned on, and the target weight of the target weight setting circuit 17 is stored in one register. In addition, this over 71 code output)j is input to the load input terminal of the combination result selection shift register 28 and line selection shift register 14,
For this reason, shift register 14.28 (initial set, only output terminal 1 of both is II 11+, others are 1101
It has become 1.
く２）パルス信号φ】はアンド回路３１を通過しく組合
せパターン作成用カウンタ１５のキャリー出力が１１
Ｑ ＋＋、インバータ３２の出力が″１′′〉、シフト
レジスタ１４．２８のクロック入力端子に入力する。2) The pulse signal φ] passes through the AND circuit 31, and the carry output of the combination pattern creation counter 15 is 11.
Q++, the output of the inverter 32 is input to the clock input terminal of the shift register 14.28.
このため、ライン選択用シフトレジスタ１４の出力は、
パルス信号φ１に対応して出力“′１″が出力端子１か
らｎ側へとシフトされる。また組合せ結果選択用シフ１
〜レジスタ２８の出力は、パルス信号φ１に対応して出
力１１１ ＋＋が出力端子１からｎ側へと１つずつ増え
ていく。Therefore, the output of the line selection shift register 14 is
Output "'1" is shifted from output terminal 1 to the n side in response to pulse signal φ1. Also, shift 1 for selecting combination results.
The output of the register 28 increases by one from the output terminal 1 to the n side in response to the pulse signal φ1.
（３〉しかしそ、組合せパターン作成用カウンタ１５の
出力はすべてＩｆ ＯＩＩであるから、アンドゲート群
１６の出力はすべて（Ｉ Ｏ１１である。このため、ス
イッチ群１２１〜１２ｎはづべてＯＦＦのままになって
いる。このため減算器１８へ記憶回路１１１〜１１ｎの
計量信号は入力しないので、レジスタ１つの内容は目標
重量が保持される。(3) However, since all the outputs of the combination pattern creation counter 15 are If OII, all the outputs of the AND gate group 16 are (I O11. Therefore, the switch groups 121 to 12n are all OFF. Therefore, the weighing signals from the storage circuits 111 to 11n are not input to the subtracter 18, so that the target weight is held as the content of one register.
（４）シフ１へされてライン選択用シフトレジスタ１４
の出力端子ｎがＩＩ Ｉ ＋＋になった後、次のクロッ
ク入力部にオーバーフロー出力が′１″となり、このＡ
−バーフロー出力は組合せ結果選択用シフ［−レジスタ
２８のロード入力端子に入力して相合ぜ結果選択用シフ
トレジスタ２８は初期セットされると共に、相合Ｖパタ
ーン作成用カウンタ１５のクロック入力端子に入力して
、力ｔクンタ１５は２進故の１どなり出力端子１のみが
ｉｎ １ ＋＋がとなる。(4) Shift register 14 for line selection after being shifted to shift 1
After the output terminal n of
- The barflow output is input to the load input terminal of the combination result selection shift register 28, and the combination result selection shift register 28 is initially set, and is input to the clock input terminal of the combination V pattern creation counter 15. Therefore, the force tkunta 15 is 1 because it is binary, and only the output terminal 1 becomes in 1 ++.
〈５）このようにしてオーバーフロー出力１１１ ＋＋
が入力するたびにカウンタ１５は２進数で１から１つず
て）アップし、第４図に示すように出力端：子１−・川
１の出力状態が変化する。<5) In this way, the overflow output 111 ++
Each time is input, the counter 15 increments by one (from 1 in binary), and the output state of the output terminal: child 1-/river 1 changes as shown in FIG.
（６〉例えばカウンタ１５の出力が第５図（１〕）のよ
うに出力Ｇ２１ｉ子１．２．４．５．８．・・・・・・
が” １ ”に＜ｊつ′しいるどすると、シフ１〜レジ
スタ１４の出力ＩＩ １１１は出力端子１から１）へと
シフトされるのひ、出力☆ｉ：子１が” １ ”のとき
、カウンタ１５の出力端子１の出力゛″１″との論理積
にｊ、つてアンドゲート群１６はスイッチ１２１をＯＮ
させる。すると記憶回路１１１に記憶されｌζ計♀値
−が減算器１８へ入力してレジスタ１９に記憶さね
た目標重量からこの計量値が減算され、パルス信号φｌ
によってスイッチ２１がＯＮして、レジスタ１９には目
標重量の代りにこの減算結果が記憶される。次にシフト
レジスタ１４の出力端子２がＩＩ １１１になると、ス
イッチ１２２がＯＮして同様にレジスタ１つの内容から
記憶回路１１２に記憶された訓開値が減算され、以下同
様にジットレジスタ１４の出力端子４．５が” １ ”
になる度に同様の減筒がおこなわれる。(6> For example, the output of the counter 15 is output G21i 1.2.4.5.8 as shown in FIG. 5 (1).
When <j' is shifted to "1", the output II 111 of shift 1 to register 14 is shifted from output terminal 1 to 1).Output ☆i: When child 1 is "1" , and the output ``1'' of the output terminal 1 of the counter 15, and the AND gate group 16 turns on the switch 121.
let Then, the lζ total value is stored in the memory circuit 111.
- is input to the subtractor 18 and this weight value is subtracted from the target weight stored in the register 19, and the pulse signal φl
The switch 21 is turned on, and the result of this subtraction is stored in the register 19 instead of the target weight. Next, when the output terminal 2 of the shift register 14 becomes II 111, the switch 122 is turned on and the adjusted value stored in the memory circuit 112 is similarly subtracted from the contents of one register, and the output of the shift register 14 is similarly subtracted. Terminal 4.5 is "1"
A similar reduction in cylinders is carried out every time.
ぞして、この減算によってレジスタ１つの内容が零又は
負になると、レジスタ１９の内容は比較器２３へ出力さ
れ、旧結果記憶回路２７に記憶された最大１自と比較さ
れる。レジスタ１つの出力値の絶対値が小の場合には比
較器２３から出力が生してスイッチ２６がＯＮｔ、て旧
結果記憶回路２７にはレジスタ１つの出力値が記憶され
ると共に、組合せ記憶回路３０の内容をラッチする。１
１合ぜ記憶回路３０には組合せパターン作成用カウンタ
１５の出力と組合せ結果選択用シフ１〜レジスタ２８の
出力との論理積がアントゲ−１〜群２つから出力されて
いるが、シフ１−レジスタ２８の出力は１°゛が出力力
込：子１から１１へと第５図（Ｃ）のように１つずつ増
えていくから、組合せ記憶回路２９には第５図（ｄ）の
ように減算器１８へ入力したｉ１吊小ツバ−に対応した
アンドゲート８Ｔ２８の出力端子、例えば１．２．４．
５がＩＩ ｉ ＩＩ、他が” ｏ ”の状態が記憶され
る。Therefore, when the content of one register becomes zero or negative as a result of this subtraction, the content of register 19 is output to comparator 23 and compared with the maximum 1 stored in old result storage circuit 27. When the absolute value of the output value of one register is small, an output is generated from the comparator 23 and the switch 26 is turned on, and the output value of one register is stored in the old result storage circuit 27, and the combination storage circuit Latch the contents of 30. 1
The logical product of the output of the combination pattern creation counter 15 and the output of the shift 1 to register 28 for combination result selection is outputted from the ant games 1 to 2 to the 1 combination storage circuit 30. The output of the register 28 is 1°, which increases by one from child 1 to child 11 as shown in FIG. 5(C). 1.2.4.
The state where 5 is II i II and the others are "o" is stored.
そしてライン選択用シフトレジスタ１４からＡ−バーフ
ロー出力” １ ”が生じると、カウンタ１５の内容は
１アツプづ−ると共に、スイッチ２０がＯＮｔ、てレジ
スタ１９には再び目標小量が記憶され、シフ１−レジス
タ１４の出力” １”のシフトにｔＫって同様にカウン
タ１５による相合ぜパターンでの減算が行なわれる。Then, when the A-barflow output "1" is generated from the line selection shift register 14, the contents of the counter 15 increase by 1, and the switch 20 is turned on, and the target small amount is stored in the register 19 again. When the output "1" of the shift 1 register 14 is shifted, tK is similarly subtracted by the counter 15 in a matching pattern.
（７）このようにカウンタ１５が１アツプするごど（こ
シフトレジスタ１４でスキャンして減算を行ｌ、１′い
、ｗＡｆ５結果が零又は負になると旧結果と比較器２３
で比較され、絶対値が小の場合（こはそのレジスタ１つ
の出力値が旧結果記憶回路２７（こ更新記憶され、組合
せ記憶回路３０にその組合せが更新記憶される。(7) Whenever the counter 15 increments by 1, the shift register 14 scans and subtracts rows 1 and 1', and when the wAf5 result becomes zero or negative, the old result and the comparator 23
If the absolute value is small, the output value of that register is updated and stored in the old result storage circuit 27 (the old result storage circuit 27), and the combination is updated and stored in the combination storage circuit 30.
（８）このようにしてカウンタ１５の出力端子全部が１
″になるまで減算、比較が行なわれ、カウンタ１５から
キャリー出力１が生じ、シフ１〜レジスタ１４のオーバ
ーフロー出力” ｉ ”が生じたときにアンド回路３３
からＥＮＤ信弓が出力され、組合せ選定が終了する。(8) In this way, all the output terminals of the counter 15 become 1
Subtraction and comparison are performed until ``, a carry output 1 is generated from the counter 15, and when the overflow output ``i'' of the shift 1 to register 14 is generated, the AND circuit 33
The END bow is output from then, and the combination selection is completed.
（９）この結果、相合ぜ記憶回路３０＆こ最終的にラッ
チされた組合ぜの複数の計量ホッパが解放され、それら
から排出された被ｉｔ ｆｆｉ物がひとまとめにされる
。Ｊ、１１出後は再びそれらの計量ホッパには被９１吊
物が供給され、再びスター１−信号が生じて次の糺合せ
選定がなされる。(9) As a result, the plurality of weighing hoppers of the combination storage circuit 30 & finally latched combination are released and the items discharged therefrom are grouped together. After J and 11 are output, the 91 objects to be hung are again supplied to those weighing hoppers, the star 1- signal is generated again, and the next stitching selection is made.
以上説明したように本発明の組合ｗ−ｇｌ ｍ ｍ！の
組合−１！：選定回路では、各計量ホッパ内の被削吊物
の計量値を目標小量から順次減算し、減口結果が番クロ
スし１．：場合に、その絶対値が最小どなる組合Ｕを選
定するようにしたから、従来の加幹方式のように順次加
算するごとに比較器で目標小量と［ヒ較′する必要がな
くなる。このため回路構成が簡ｉ１どなり、演緯時間も
短縮できる。As explained above, the combination of the present invention w-gl m m! Union-1! : In the selection circuit, the weighed value of the suspended workpiece in each weighing hopper is sequentially subtracted from the target small amount, and when the reduction result crosses the number, 1. : Since the combination U whose absolute value is the minimum is selected, it is no longer necessary to use a comparator to compare with the target small amount every time the sum is added sequentially, as in the conventional adding system. Therefore, the circuit configuration can be simplified, and the wefting time can also be shortened.
第１図は従来の組合せ訓ｍ機の組合Ｉ！選定１幾を−示
す（■略４１へ成図、
第２図は本発明の一実施例を示づブロック図、第３図は
パルス信Ｄφ１、φ２のタイムチャー（−１
第４図は組合せパターン作成用カウンタの出力状態を示
ＴＪ図、
第５図はライン選択用シフトレジスタ、組合せパターン
ｔ′１′：成用カウンタ、組合せ粘果泗択用シフ１〜レ
ジスタ２７．１１会せ記憶回路の出力状態を示す図であ
る６、
１１〜１ｎ・・・・・・ｉＹｌ母ホッパ、２１〜２０・
・・・・・ａ１吊冨、１１１〜１１ｎ・・・・・・記憶
回路、１２１−１２ｎ・・・・・・スイッチ１１Ｙ、１
３・・・・・・スイ・ンチｉｌｉ制御ＩｎＵ路１４・・
・・・・ラインｊハ択用シフト・レジスタ、１５・・・
・・・組合せパターン作成用カウンタ、１６・・・・・
・アンドゲー８群、１７・・・・・・目標重量設定回路
、１８・・・・・減算器、１つ・・・・・・レジスタ、
２２・・・・・・組合１！ ’Ｉ’１１定回路、２３・
・・・・・比較器、２７・・・・・・旧結果記憶回路、
２８・・・・・・組合ヒ結果選択用シフ１へレジスタ、
２つ・・・・・・アンドゲート群、３０・・・・・・相
合せ記憶回路。
特１Ｆ出願人 突立電気４λ、式会ン１代理人 弁
理士 早 川 誠 志Figure 1 shows the combination I of the conventional combination training machine. Figure 2 is a block diagram showing one embodiment of the present invention, Figure 3 is a time chart of pulse signals Dφ1 and φ2 (-1 Figure 4 is a combination diagram) TJ diagram showing the output state of the counter for pattern creation, Figure 5 shows the shift register for line selection, combination pattern t'1': creation counter, shift 1 to register 27.11 combination storage circuit for selection of combinations. 6, 11-1n... iYl mother hopper, 21-20.
...a1 hanging capacity, 111-11n...memory circuit, 121-12n...switch 11Y, 1
3... Switch controller InU path 14...
...Shift register for line j selection, 15...
...Counter for creating combination patterns, 16...
・And-game 8 groups, 17...Target weight setting circuit, 18...Subtractor, 1...Register,
22...Union 1! 'I' 11 constant circuit, 23.
... Comparator, 27 ... Old result storage circuit,
28...Register to shift 1 for union Hi result selection,
2...and gate group, 30...matching memory circuit. Special 1F applicant: Totsuki Denki 4λ, Shikikai 1 agent: Patent attorney Makoto Hayakawa
Claims (1)
れぞれ記憶する記憶回路と：目標手出を設定覆る目標用
ｍ設定回路と；前記目標重量設定回路に設定された目標
重量がら、前記記憶回路に記憶された各重量１直を任意
の組合せによって順次減算づる減算器と；前記減算器の
出力値のうち、零又は角の絶対値が最小の出ツク値とな
る計量ホッパの組合せを判定する組合せ判定回路と：を
具備する引合Ｌｆｆ １１１ｍ機の組合「選定回路。a memory circuit for storing the values of the objects to be weighed 81 supplied to a plurality of weighing hoppers; a target setting circuit for setting a target weight; and a target weight setting circuit for setting a target weight; A subtracter that sequentially subtracts each weight of one shift stored in a storage circuit by an arbitrary combination; and a weighing hopper that produces a minimum output value of zero or the absolute value of the angle among the output values of the subtracter. A combination judgment circuit for determining the combination of the Inquiry Lff 111m machine, which is equipped with: "Selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5465983A JPS59180332A (en) | 1983-03-30 | 1983-03-30 | Combination selecting circuit for combinational weighing machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5465983A JPS59180332A (en) | 1983-03-30 | 1983-03-30 | Combination selecting circuit for combinational weighing machine |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24797990A Division JPH03142325A (en) | 1990-09-17 | 1990-09-17 | Combination selecting circuit for combination weighing machines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180332A true JPS59180332A (en) | 1984-10-13 |
| JPH0344254B2 JPH0344254B2 (en) | 1991-07-05 |
Family
ID=12976911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5465983A Granted JPS59180332A (en) | 1983-03-30 | 1983-03-30 | Combination selecting circuit for combinational weighing machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180332A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214718A (en) * | 1983-05-21 | 1984-12-04 | Anritsu Corp | Combination selecting circuit of combination measuring machine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794617A (en) * | 1980-12-04 | 1982-06-12 | Yamato Scale Co Ltd | Combined weighing apparatus |
-
1983
- 1983-03-30 JP JP5465983A patent/JPS59180332A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794617A (en) * | 1980-12-04 | 1982-06-12 | Yamato Scale Co Ltd | Combined weighing apparatus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214718A (en) * | 1983-05-21 | 1984-12-04 | Anritsu Corp | Combination selecting circuit of combination measuring machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344254B2 (en) | 1991-07-05 |
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