JPS59177663A - Memory access system - Google Patents

Abstract

PURPOSE:To perform simultaneous write by arranging memory chips for picture elements so that the address in the X direction is shifted by two or more in accordance with the fact that the address in the Y direction is an even or an odd and obtaining different chips when optional 2X2 picture elements are selected. CONSTITUTION:Frame memory addresses X0-X8 and Y0-Y8 of channels A and B generated by an address generating part AG7 are sent to an address bus switching part 82 as they are with respect to the Y direction; but with respect to the X direction, the least significant bit Y0 in the Y direction is shifted up by three bits in an address converting part 71, and addresses are sent to the address bus switching part 82. Therefore, though the address in the X direction is not converted if the address in the Y direction is an even (Y0=''0''), ''1'' is shifted by three bits and is added to convert the address in the X direction to an address counted up by +4 if the address in the Y direction is an odd (Y0=''1''). Thus, different memory chips are obtained when optional two picture elements are selected from an optional (2X2)-picture element area of a picture memory, and simultaneous write is made possible to perform the processing in a high speed.

Description

【発明の詳細な説明】 （ａｌ　　発明の技術分野 本発明は超音波ビームのエコー信号をランダムアクセス
メモリで構成される画像メモリ　（フレームメモリ）に
書き込む方式に関する。−ｆｂ）　　技術の背景 近年超音波ビームのエコー信号を画像メモリに書き込み
、テレビモニター画面上に表示して、人体臓器の診断等
に応用する超音波診断装置の開発が鋭意進められ、その
機能向上に種々の工夫がなされている。Detailed Description of the Invention (al) Technical Field of the Invention The present invention relates to a method for writing echo signals of ultrasound beams into an image memory (frame memory) consisting of a random access memory.-fb) Background of the Technology In recent years ultrasound BACKGROUND ART The development of ultrasonic diagnostic equipment that writes beam echo signals into an image memory and displays them on a television monitor screen for use in diagnosing human organs, etc., is being actively developed, and various improvements have been made to improve its functionality.

これらの超音波診断装置において、探触子からの超音波
ビームのエコー信号を画像メモリに書き込む場合、一般
にはエコー信号のザンブリングポイントに対応する画素
に、エコー信号をディジクル信号に変換して書き込んで
いる。In these ultrasound diagnostic devices, when writing the echo signal of the ultrasound beam from the probe into the image memory, the echo signal is generally converted into a digital signal and written to the pixel corresponding to the zumbling point of the echo signal. I'm here.

この場合、現状の超音波診断装置では３０フレ一ム／秒
の速度で走査し、そのエコー信号をディジタル信号に変
換してフレームメモリに書き込む必要があること、及び
１つの画像は複数の超音波ヒームのエコー信号をディジ
タル信号に変換して画像メモリの対応する画素に書き込
むことによって１与られるが、各ビームの間には隙間が
あるので、それらの画素に対して何等かの補正を行って
やらないと、テレヒモニター画面」二で連続した画像を
得ることが出来ない問題がある。In this case, current ultrasound diagnostic equipment scans at a speed of 30 frames/second, converts the echo signals into digital signals, and writes them into the frame memory. 1 is given by converting the echo signal of the beam into a digital signal and writing it to the corresponding pixel of the image memory, but since there is a gap between each beam, some kind of correction is performed on those pixels. If you do not do this, there will be a problem that you will not be able to obtain continuous images on the TV monitor screen.

従って、エコー信号を対応する画素に害き込む場合、あ
る限られた時間内に書き込む必要があり、画像メモリ　
（フレームメモリ）に対するアクセス手段の高速化が望
まれていた。Therefore, if an echo signal is to harm the corresponding pixel, it must be written within a certain limited time, and the image memory
It has been desired to speed up the access means for (frame memory).

（Ｃ）　　従来技術と問題点 従来の超音波診断装置において、超音波のエコー信号を
ディジタル信号に変換して画像メモリに書き込む場合、
第１図（イ）に示す超音波ビームのエコー信号のサンプ
リングポインｌ−ａ、ｂ。(C) Prior art and problems In conventional ultrasound diagnostic equipment, when converting ultrasound echo signals into digital signals and writing them into the image memory,
Sampling points la and b of the echo signal of the ultrasound beam shown in FIG. 1(a).

ｃ、ｄ、ｅ、ｆ、ｇに対応して、第１図（ロ）に示すフ
レームメモリの対応する画素に書き込むのであるが、具
体的には前記ディジタル化されたエコー信号を一旦、ラ
インハソファメモリ　（図示せず）に蓄積して、それを
順次読め出しフレームメモリの対応するアドレスの画素
に書き込んでいる。c, d, e, f, and g are written into the corresponding pixels of the frame memory shown in FIG. The data is stored in a sofa memory (not shown), read out sequentially, and written to pixels at corresponding addresses in the frame memory.

この時ザンプリング間隔が画素間隔を越えないようにす
ることで（言い替えれは、ある直線の画像を構成する画
素より多くのサンプリングポイント数とすることで）超
音波ビームは７１本のディジクル直線として表示される
。At this time, by making sure that the sampling interval does not exceed the pixel interval (in other words, by making the number of sampling points greater than the pixels that make up the image of a certain straight line), the ultrasound beam is displayed as 71 digital straight lines. Ru.

この各画素に対応したメモリ素子を第２図に示すように
横方向の８画素が互いに異なるメモリチップ（Ａ〜Ｈ）
となるように並べると、第１図（ロ）で示した画素デー
タは斜線で示した画素に書き込まれることになり、隣接
した２点の画素が同しメモリチップ（例えば、　　Ｆ、
　　ＩＥ）となる為、該２つの画素に前記ラインハソフ
ァメモリに蓄積されているエコーデータを書き込む場合
、少なくとも該メモリチップのサイクルタイム以上に高
速に書き込むことが出来ない間８（言い替えれば、書き
込める画素数を増加させることが出来ない問題）があっ
た。As shown in Fig. 2, the memory elements corresponding to each pixel are memory chips (A to H) in which eight pixels in the horizontal direction are different from each other.
If they are arranged so that the pixel data shown in FIG.
IE), when writing the echo data stored in the line haphazard memory to the two pixels, it is impossible to write at least faster than the cycle time of the memory chip. There was a problem that the number of pixels could not be increased.

＋ｄ＋　　発明の目的 本発明は上記従来の欠点に鑑み、隣接した任意の少なく
とも２点の画素に同時にエコーデータを書き込むように
して、メモリアクセスの高速化を図る方式を提供するこ
とを目的とするものである。+d+ Purpose of the Invention In view of the above-mentioned conventional drawbacks, it is an object of the present invention to provide a method for speeding up memory access by simultaneously writing echo data to at least two arbitrary adjacent pixels. It is.

（ｅ）発明の構成 そしてこの目的は、本発明によれば時間的にシリアルに
蓄積されたデータ列から、順次Ｋ（固（２１１ＪＪｕ上
）のデータを取り出し、Ｋ開開時に、ラングＪ・アクセ
スメモリの隣接したに点にアクセスする方式であって、
前記に個のデータに対応する前記ランダムアクセスメモ
リのＹ方向（又はＸ方向）アドレスに対してＸ方向（又
はＹ方向）アドレスをずらせ、任意のＫ　Ｘ　Ｋ個の蓄
積素子を互いに異なるメモリデツプとなるようにする第
１の手段と、前記に個のデータに対応したデータバスと
アドレスバスとを、前記ＫＸＫ個の異なるメモリチップ
のいづれかのＫｌ［ｌｉ］に切り替えて対応ずける為の
第２の手段と、前記対応ずけたに個のメモリチップを同
時に起動してに個の同時アクセス動作を行わせる第３の
手段とを設け、前記に個のデータを前記ＫｘＫ個の蓄積
素子領域のいづれかの隣接したに個に同時にアクセス出
来るように制御する方式を提供することによって達成さ
れる。(e) Structure and object of the invention According to the present invention, data of K (hard (on 211JJu)) is sequentially extracted from a data string stored serially in time, and when K is opened, rung J access is performed. A method of accessing adjacent points in memory,
The X-direction (or Y-direction) address is shifted with respect to the Y-direction (or and a second means for switching the data bus and address bus corresponding to the above-mentioned data to Kl[li] of the KXK different memory chips. means and a third means for simultaneously activating the corresponding memory chips to perform simultaneous access operations; This is achieved by providing a control method that allows simultaneous access to adjacent units.

（ｆ）　　発明の実施例 以下本発明を図面によって詳述する。本発明の主眼は、
隣接したに点の画素にエコーデータを同時に偶き込む為
のメモリアクセス方式にあり、画像メモリを構成する２
次元の平面で考えると、ＫＸＫ個の画素で構成される領
域に於いて、任意のに個を選択し、その画素にＩ＜個の
テークを同時に書き込む方法ということになる。第３図
はその最も小さい２×２個の画像領域を示したもので、
１〜４の画素の内任意の２（ｆｌｉｔ（即ち１．２．１
．３，１．４゜２．３，２．４，３．４．の６通りがあ
る）を選んで同時に書き込む手段ということになる。(f) Examples of the Invention The present invention will be explained in detail below with reference to the drawings. The main focus of the present invention is
It is a memory access method for simultaneously inserting echo data into pixels at adjacent points, and there are two
When considered on a dimensional plane, this is a method of selecting arbitrary pixels in an area consisting of KXK pixels and writing I< takes to the pixels at the same time. Figure 3 shows the smallest 2 x 2 image areas.
Any 2 (flit (i.e. 1.2.1
．． 3, 1.4° 2.3, 2.4, 3.4. This means that there are 6 ways to write data at the same time.

これを実現する為には、隣接した任意の２個の画素が互
いに異なるメモリチップとなるように画像メモリを構成
する必要がある。In order to realize this, it is necessary to configure the image memory so that any two adjacent pixels are different memory chips.

Ｉｉ！８＋像メモリ」二に於いて、隣接した任意の２個
の画素が異なるメモリチップとなるように構成した１例
を第４図で示す。この例では、５１２画素（Ｘ軸）　Ｘ
５１２画素（Ｙ軸）から成る画像メモリを６４’ｊ、１
語×Ｉヒツトのメモリデツプ８個（Ａ〜■（て示ず）で
構成している場合を示しており（この場合、Ｘ方向には
Ａ〜■１の８画素を１群として６４群、Ｙ方向には５１
２画素、総計３２−画素となるので、６４−語×１ビン
１−のチップ８個の画像メモリには該画面が２面できる
ことになる）従来例での画素に対応したメモリチップの
配置では第２図に示すようになるか、本配置例ではＹ方
向の偶数アドレス２Ｉ〕番地でのチップ配置と奇数アド
レス２ｎ＋１番地でのチップ配列とかＸアドレスで見て
４番地（４画素）違いで配置されている。Ii! FIG. 4 shows an example in which two arbitrary adjacent pixels are configured as different memory chips in "8+Image Memory" 2. In this example, 512 pixels (X axis)
Image memory consisting of 512 pixels (Y axis) is 64'j, 1
The figure shows a case where the memory depth is composed of 8 memory depths (A to ■ (not shown)) of word x I hit (in this case, in the X direction, there are 64 groups of 8 pixels A to 51 in the direction
2 pixels, a total of 32 pixels, so the image memory of 8 chips of 64 words x 1 bin has 2 screens.) In the conventional arrangement of memory chips corresponding to pixels, In this layout example, the chips are arranged at an even number address 2I in the Y direction and the chips are arranged at an odd number address 2n+1, as shown in Figure 2, or they are arranged at 4 addresses (4 pixels) different from each other in terms of the X address. has been done.

このように、画素とメモリチップとを対応させることに
より、第４図から明らかな如く任意の２×２個の画像領
域を見ると、いづれの領域においてもｂｉｉ接する２個
の画素のメモリチップは必ず異なるメモリチップとなっ
ており、この２点に画像データを書き込む場合、同一チ
ップアクセスが生じない為、同時アクセスが可能になる
ことが解る。By associating pixels and memory chips in this way, as is clear from FIG. It can be seen that these two memory chips are necessarily different memory chips, and when writing image data to these two points, simultaneous access is possible because access to the same chip does not occur.

画素に対応したメモリチップの配置を第４図のようにす
る為の１実施例を第５図に示す。この実施例は、２つの
探触子を有する超音波診断装置に於ける例であって、１
が探触子、２が探触子１を取りつりる為のアーム１３が
アーム２の可動部分に取りつけられた角度検出器、４，
５がＡ／Ｄ変換器、Ｃがテ−り制御部（ＤＣ）　、　７
がアドレス発生部（ΔＧ）６８がフレームメモリ関連部
（ＦＭ）　、　９がテレビ表示制御部（ＴＶＣ）　、　
１０が全体の制御部（ＣＴＬ　）である。Ａ、Ｂばそれ
ぞれヂャンネル（以下Ｃ１ｌという）の名称であり、隣
接する２つの画素に同時にエコーデータを書き込む為に
、探触子から超音波ビームを発射した時点から、逐次エ
コＩｆｔ　Ｉ１４を特定のサンプルタイムによって受信
してディンタル信号に変換し、該サンプルポイント数に
等しいラインバッファメモリ　（図示せず）に一旦蓄積
した後、蓄積した順序に従って２個づつ読み出したとき
の、それぞれのデータ群を示している。FIG. 5 shows an embodiment for arranging memory chips corresponding to pixels as shown in FIG. 4. This embodiment is an example of an ultrasonic diagnostic apparatus having two probes, one
is a probe; 2 is an angle detector in which an arm 13 for holding the probe 1 is attached to a movable part of the arm 2; 4;
5 is an A/D converter, C is a tail control section (DC), 7
is the address generation section (ΔG), 68 is the frame memory related section (FM), 9 is the television display control section (TVC),
10 is the overall control unit (CTL). A and B are the names of channels (hereinafter referred to as C1l), and in order to simultaneously write echo data in two adjacent pixels, the echo Ift I14 is sequentially set to a specific value from the time the ultrasonic beam is emitted from the probe. Each data group is shown when received data according to the sample time, converted into a digital signal, stored in a line buffer memory (not shown) equal to the number of sample points, and then read out two at a time according to the order in which they were stored. ing.

先ず、２つの探触子ＩＭ、Ｓからエコー信号を受信する
と、それぞれのＡ／Ｄ変換器５でディジタル信号に変換
され、それぞれのデータ制御部（ＤＣ）　６に送出され
る。それぞれのデータ制御部（ＤＣ＞　６では、前述の
ようにしてエコーデータを蓄積しているラインバッファ
メモリから２つのデータを取り出し、ＡＣｌｌ、　　Ｂ
Ｃ１ｆデータとしてそれぞれのフレームメモリ関連部（
ＦＭ）　８に送出する。First, when echo signals are received from the two probes IM and S, they are converted into digital signals by their respective A/D converters 5 and sent to their respective data control sections (DCs) 6. Each data control unit (DC>6) takes out two pieces of data from the line buffer memory storing echo data as described above, and outputs them to ACll and B.
Each frame memory related part (
FM) Send to 8.

一方、角度検出器３から２つの探触子ＬＭ、Ｓの角度情
報がＡ　／　Ｄ変換器４に送出され、ディジタル信号に
変換されて、それぞれのアドレス発生部（ＩＩＧ）　７
に送出される。それぞれのアドレス発生部（ＡＧ）　７
ては、３個の角度検出器３から、２つの探）壮子による
エコーデータをス１〜アするフレームメモリアドレスを
ＡＣＩＩ、　　ＢＣＩ＋のそれぞれについて計算し、そ
の出力をそれぞれのフレームメモリ関連部（ＦＭ）　８
に送出する。On the other hand, the angle information of the two probes LM and S is sent from the angle detector 3 to the A/D converter 4, where it is converted into a digital signal and sent to each address generator (IIG) 7.
will be sent to. Each address generator (AG) 7
Then, calculate the frame memory address for each of ACII and BCI+ to retrieve the echo data from the two detectors 3 from the three angle detectors 3, and send the output to each frame memory related section ( FM) 8
Send to.

それぞれのフレームメモリ関連部（ＰＭ）　８において
は、それぞれのデータ制御部（ＤＣ）　６から送られで
きたＡＣ＋（、ＢＣＩ（対応のデータと、アドレス発生
部（ＡＧ）　７から送られてきた該データに対応するフ
レームメモリアドレス（フレームメモリの各画素に対応
するアドレスを第４図に示す配列になるように変換しで
ある）とをフレームメモリに送り、当該フレームメモリ
の２つの画素に、対応するデータをストアする。Each frame memory related unit (PM) 8 receives the AC+(, BCI) data sent from each data control unit (DC) 6 and the corresponding data sent from the address generation unit (AG) 7. Send the frame memory address corresponding to the data (the address corresponding to each pixel of the frame memory is converted to the array shown in Figure 4) to the frame memory, and send the corresponding data to the two pixels of the frame memory. Store the data to be stored.

それぞれのフレームメモリ関連部（回）８の中にあるフ
レームメモリにストアされた、２つの探触子］、Ｍ、Ｓ
対応のデータをテレビ表示制御部（ＴＶＣ）　９で読め
出し、相互位置を計算してＢモード合成像としてテレビ
モニター画面上（ＴＶ）に表示する。Two probes stored in the frame memory in each frame memory related section (time) 8], M, S
The corresponding data is read out by a television display control unit (TVC) 9, the mutual positions are calculated, and the result is displayed on the television monitor screen (TV) as a B-mode composite image.

第６図は第５図におけるアドレス発生部（ＡＣ）７、　
フレームメモリ関連部（Ｆｌｌ）　８において、本発明
に関連する部分を更に詳細に示したもので、７１がアド
レス変換部（ＡＣｌｌ　）　、　８０が切り替え信号作
成部（Ｃ３Ｇ　）　、　８１かデータバス切り替え部、
８２かアドレスバス切り替え部、８３は８個のメモリチ
ップで構成されているフレームメモリ　（Ａ−Ｈ）。FIG. 6 shows the address generation section (AC) 7 in FIG.
Frame memory related section (Fll) 8 shows the parts related to the present invention in more detail, 71 is an address conversion section (ACll), 80 is a switching signal generation section (C3G), and 81 is a data bus switching section. ,
82 is an address bus switching unit, and 83 is a frame memory (A-H) consisting of eight memory chips.

８４はシフ１−レジスタ　（ＳＰＲ）である。84 is a shift 1 register (SPR).

アドレス発生部７にあるＡ、Ｂは第５図で説明したＡＣ
ＩＩ、　　ＢＣＩＩを示し、ＸＯ−Ｘ８　ｔ、！、ＡＣ
Ｈ，ＢＣＩＩデータをストアするフレームメモリ８３の
Ｘ方向のアドレスヒント、ＹＯ−Ｙ８はＹ方向のアドレ
スヒツトである。従って、Ｘ方向アドレス、Ｙ方向アド
レス共に９ピッｌ−（５１，２語）で構成されており、
第４図で示した画像メモリのアドレスデータである。A and B in the address generation section 7 are ACs explained in FIG.
II, indicates BCII, XO-X8 t,! , A.C.
The address hint in the X direction of the frame memory 83 storing H, BCII data, YO-Y8 is the address hit in the Y direction. Therefore, both the X-direction address and the Y-direction address are composed of 9 pins (51, 2 words),
This is address data of the image memory shown in FIG. 4.

データ制御部（ＤＣ）　６がら入力されているＡ。A is input from the data control unit (DC) 6.

Ｂは、それぞれフレームメモリ８３の当該画素に同時に
書き込むＡＣＨ，ＢＣＨデータで８ヒント（２５６階調
のディジタルデータ）で構成されている。B is composed of 8 hints (digital data of 256 gradations), which are ACH and BCH data that are simultaneously written to the corresponding pixels of the frame memory 83.

フレームメモリ８３はＡ〜■１の８個のメモリチップで
構成されており、１個の容量は６４−語×１ビットであ
る。このメモリチップの画素との対応は第４図に示す通
りになっている。The frame memory 83 is composed of eight memory chips A to (1), each having a capacity of 64 words×1 bit. The correspondence between the pixels of this memory chip is as shown in FIG.

今、アドレス発生部（ΔＧ）　７で発生されたＡＣｌｉ
。Now, ACli generated in the address generation section (ΔG) 7
.

ＢＣ１ｌデークに対応するフレームメモリアドレスＸＯ
〜Ｘ８　、　　ＹＯ−Ｙ８に着目すると、Ｙ方向のアド
レスデータＹＯ−Ｙ８は、そのままアドレスバス切り替
え部８２に送出される。Ｘ方向のアドレスデータＸＯ〜
Ｘ８に対しては、アドレス変換部（ＡＣＩＩ　）　７１
において、Ｙ方向の最下位ビットＹＯを３ピツＩ・上位
方向にシフｌ−したデータと加算されて、その結果をＸ
方向のアドレスデータとしてアドレスバス切り替え部８
２に送出される。こうする事によってＹ方向が偶数アド
レスの時（即ぢＹＯ−〇）はＸ方向のアドレスに対して
何等の変換も行はないが、Ｙ方向が奇数アドレスの時（
即ちＹＯ＝１）は１”が３ビツトシフトされて加算され
る為、結果的には＋４されたアドレスに変換されること
になる。Ｘ方向のアドレスに対して、このようなアドレ
ス変換を行うことによって、フレームメモリの各画素に
対するメモリチップの配列は第４図の配列となることが
理解出来る。Frame memory address XO corresponding to BC1l data
Focusing on ~X8 and YO-Y8, the address data YO-Y8 in the Y direction is sent to the address bus switching section 82 as is. X-direction address data XO~
For X8, address conversion section (ACII) 71
, the least significant bit YO in the Y direction is added to the data shifted by 3 bits I in the upper direction, and the result is expressed as
Address bus switching unit 8 as direction address data
2 is sent out. By doing this, when the Y direction is an even number address (i.e. YO-〇), there is no conversion or row for the address in the X direction, but when the Y direction is an odd number address (
In other words, for YO=1), 1" is shifted by 3 bits and added, so it is converted to an address that is +4 as a result. Performing such address conversion for the address in the X direction Therefore, it can be understood that the arrangement of memory chips for each pixel of the frame memory is as shown in FIG.

切り替え信号作成部（Ｃ５Ｇ　）８０に於いては、制御
部（ＣＴＬ　）１０よりの制御信号Ｃによって、定めら
れたタイミングにおいてＸ方向アドレスＸＯ〜Ｘ８の内
下位の３ビツトであるｘＯ〜ｘ２を受信してデコードし
チップイネーブル信号Ｃ３を発生する。このＣ３信号に
より該当するメモリチップが選択され、そのチップに対
する書き込み動作を行うことができる。The switching signal generation unit (C5G) 80 receives the lower 3 bits xO to x2 of the X direction address XO to X8 at a predetermined timing according to the control signal C from the control unit (CTL) 10. and decodes it to generate a chip enable signal C3. A corresponding memory chip is selected by this C3 signal, and a write operation can be performed on that chip.

Ｘ方向アドレスの上位の６ビツトＸ３〜Ｘ８は第４図の
メモリチップ配列において、Ａ　−１−１を１群の画素
とした時どの群を選ぶかを決めるもので、ｘＯ〜Ｘ２が
選択したメモリチップの内部アドレスを与えることにな
る。The upper 6 bits of the X-direction address, X3 to X8, determine which group is selected when A-1-1 is one group of pixels in the memory chip arrangement shown in Figure 4, and xO to X2 are selected. This will give the internal address of the memory chip.

アドレスバス切り替え部８２においては、ＡＣＩＩ。The address bus switching unit 82 uses ACII.

ＢＣＩＩに対応するフレームメモリアドレス×３〜Ｘ８
、ＹＯ〜Ｙ８と切り替え信号作成部（Ｃ３Ｇ　）８０か
らのチップイネーブル信号Ｃ３とを見て、ＡＣＩｉ。Frame memory address x3 to x8 corresponding to BCII
, YO to Y8 and the chip enable signal C3 from the switching signal generator (C3G) 80, ACIi.

ＰＣＩＩの２つのデータを同時にストアするメモリデツ
プとチップ内アドレスとを各Ｃ１１毎に切り替えて、該
メモリチップの画素に対応すげ、データバス切り替え部
８１においては、データ制御部（ＤＣ＞　６からのデー
タＡ、Ｂとチップイネ−フル信号Ｃ３とを見て八ＣＨ，
ＢＣＩＩの２つのデータをそれぞれどのデツプに送出す
るかを各ＣＩＩ毎に切り替えて対応ずりる。The data bus switching unit 81 switches the memory depth and internal chip address for storing two pieces of PCII data at the same time for each C11 to correspond to the pixels of the memory chip. Looking at A, B and chip enable signal C3, 8CH,
The correspondence is adjusted by switching for each CII which depth the two BCII data are sent to.

以上の説明から明らかなように、本発明は画像メモリの
中の隣接した２つの画素に対して異なるメモリチップを
対応させる為に、画素に対応したメモリチップの配列を
第４図に示すような、Ｙ方向アドレスの偶数、奇数によ
って、画素に対応するメモリチ・７ブが変わる配列とす
る所に特徴があり、その為に画像メモリのＸ方向アドレ
スに対してＹ方向アドレスの最下位ビットを例えば３ピ
ッ１〜シフトさせて加算し、結果的には＋４を行ってか
ら画像メモリのアクセスを行うようにしている。As is clear from the above explanation, in order to make different memory chips correspond to two adjacent pixels in the image memory, the present invention arranges the memory chips corresponding to the pixels as shown in FIG. , the memory chip corresponding to the pixel changes depending on whether the Y-direction address is even or odd. The image memory is accessed after shifting from 3 pips to 1 and adding the data, resulting in +4.

更に、該隣接した２つの画素に対してＡＣＩＬ　　ＢＣ
ｌｌの２つのエコーデータを作り、それぞれのアドレス
とデータとを、それぞれアドレスバス切り替え部８２．
データバス切り替え部８１で切り替えて、上記２つの画
素に同時に書き込むようにしている。Furthermore, ACIL BC is applied to the two adjacent pixels.
It creates two pieces of echo data, 11 and 11, and sends each address and data to the address bus switching unit 82.
The data bus switching unit 81 switches the data bus so that the two pixels are written at the same time.

本実施例では、２点の同時書き込みの１例として、Ｙ方
向アドレスの偶数、奇数によって、Ｘ方向アドレスを→
−４ずらせる方法を示したが、隣接する２つの画素のメ
モリチップを異なるチップとする為には、＋４ずらせる
方法に限定する必要はなく、Ｘ方向アドレスのずれをＮ
とし、メモリデツプの数をＬとした時、画像メモリの任
意の２×２個の画像領域（例えは第３図）を互いに異な
るチップとする為の条件として４ｊ ２≦Ｎ≦１７−２ の関係があれば良く、この関係を具体例で示すと第７図
の（イ）、（ロ）の太い線で示した範囲となる。（イ）
は最小のずれの場合を示し、（ロ）は最大のずれの場合
を示している。In this embodiment, as an example of simultaneous writing of two points, the X direction address is changed by the even number and odd number of the Y direction address.
Although we have shown a method of shifting the address by -4, in order to make the memory chips of two adjacent pixels different chips, there is no need to limit the method to shifting the address by +4;
When the number of memory depths is L, the relationship 4j 2≦N≦17-2 is established as a condition for making any 2×2 image areas of the image memory (for example, in FIG. 3) different chips. A specific example of this relationship is the range shown by the thick lines in (a) and (b) in FIG. (stomach)
shows the case of the minimum deviation, and (b) shows the case of the maximum deviation.

この条件では、２　Ｘ　２１Ｗの画素領域内のデツプは
お互いに異なるメモリチップとなっているので、第６図
で示したデータバス切り替え部８１．アドレスバス切り
替え部８２に入力されているアドレスバス、データバス
及び切り替え信号作成部（Ｃ３Ｇ）８０による切り替え
制御を変更することによって４点同時アクセスも可能と
なる。Under this condition, the depths within the 2 x 21W pixel area are different memory chips, so the data bus switching unit 81. shown in FIG. By changing the address bus input to the address bus switching section 82, the data bus, and the switching control by the switching signal generation section (C3G) 80, simultaneous access to four points is also possible.

又、メモリチップをＡ　−１−１の８個に限定せず、こ
れを増加させ、更に画素とメモリチップとの対応を変更
することで、画像メモリの、例えば４×４（［１ｉ１の
画素領域を異なるメモリチップとすることも容易に実現
できる。この場合には、超音波ビームのディジクル直線
画像の４画素の同時書き込みが可能となる。Furthermore, by increasing the number of memory chips instead of limiting them to 8 A-1-1 and further changing the correspondence between pixels and memory chips, the number of memory chips A-1-1 can be increased to, for example, 4×4 ([1i1 pixels It is also easily possible to use different memory chips for different areas.In this case, it is possible to simultaneously write four pixels of the digital linear image of the ultrasonic beam.

尚、第６図におけるＢＫＢＴばハンクビソトであって、
本実施例でのフレームメモリが６４％８！ＸＩビツトの
ノモリチソプ８個から成っている為、第４図で示した５
１２語×５１２語の画素面を２面持っていることになり
、該２つの画面の切り替えを行うための信号である。In addition, BKBT in FIG. 6 is Hank Bisoto,
The frame memory in this example is 64%8! Since it consists of 8 nomoritisops of XI bits, the 5
This means that there are two pixel screens of 12 words x 512 words, and this signal is used to switch between the two screens.

本発明の実施例として挙げた超音波診断装置では、その
１面をＢモード像用として用い、他の面をＭモード像用
として用いている。In the ultrasonic diagnostic apparatus cited as an embodiment of the present invention, one surface thereof is used for B-mode images, and the other surface is used for M-mode images.

又、フレームメモリに蓄積された画像データの読み出し
は、テレビ表示制御部（ＴＶＣ）　９において、標準テ
レビ方式によって１水平走査を行う間、Ｙ方向アドレス
を一定としてＸアドレスのＸ３〜Ｘ８を逐次カウントア
ツプしながら、メモリチップＡ〜■１の総てに同じアド
レスを与えるように、アドレスバスを切り替え、水平方
向に並んだ８画素分をシフ１−レジスタ（ＳＦＲ）　８
４に一度に読み出し、これをシリアルに出力する。以後
１水平走査毎に、Ｙ方向アドレスを更新させて、上記動
作を繰り返すが、本実施例ではＹ方向アドレスの偶数。Further, to read the image data stored in the frame memory, the television display control unit (TVC) 9 sequentially counts X addresses X3 to X8 while keeping the Y direction address constant while performing one horizontal scan according to the standard television system. While uploading, switch the address bus so that the same address is given to all memory chips A to ■1, and shift 8 pixels arranged horizontally to shift 1 register (SFR) 8.
4 at a time and output it serially. Thereafter, the Y-direction address is updated every horizontal scan and the above operation is repeated. In this embodiment, the Y-direction address is an even number.

奇数に応じて、奇数アドレスの時のみ、Ｘ方向のデータ
を４画素分遅らせることによって、正しい画像をテレヒ
モニター（ＴＶ）画面上に表示することが出来る。By delaying the data in the X direction by 4 pixels only when the address is an odd number, a correct image can be displayed on the television monitor (TV) screen.

（ｇｌ　　発明の効果 以上詳細に説明したように、本発明によれは画素に対応
したメモリチップの配置を、例えばＹ方向アドレスが偶
数の時と奇数の時とでＸ方向ア１ζレスを２番地以」二
ずらして対応すけることにより、画像メモリの任意の２
×２個の画素領域から、任意の隣接する２点を選んでも
、互いに異なるメモリチップとなるようにできるので、
該２個の画素に対して同時刊き込みが出来、フレームメ
モリに対するアクセスの高速化が図られ、結果として書
き込める画素数を増加ざセることか出来る効果がある。(gl Effects of the Invention As explained in detail above, according to the present invention, the arrangement of the memory chip corresponding to the pixel is changed so that, for example, when the Y-direction address is an even number and when the Y-direction address is an odd number, the By shifting the image memory by two,
Even if you select any two adjacent points from ×2 pixel areas, they can be made to be different memory chips.
The two pixels can be written simultaneously, speeding up access to the frame memory, and as a result, the number of pixels that can be written can be increased.

画素メモリに対するエコー信号の書き込み状況を示した
図、第３図は本発明に関連する画像メモリ内の２×２個
の画素領域を示す図、第４図は本発明を適用した画１象
メモリの、画素に対するメモリチップの配置の１例を示
した図、第５図は本発明の１実施例をブロック図で示し
た図、第６図は第５図にお番）るフレームメモリ関連部
、アドレス発生部の詳細を示した図、第７図は２Ｘ’２
（１１ｉ１の画素領域を互いに異なるメモリチップとす
る為の、チップの配置の一般例を示した図である。A diagram showing how echo signals are written to the pixel memory, FIG. 3 is a diagram showing a 2×2 pixel area in the image memory related to the present invention, and FIG. 4 is a one-image memory to which the present invention is applied. Fig. 5 is a block diagram showing one embodiment of the present invention, and Fig. 6 shows a frame memory related section corresponding to Fig. 5. , a diagram showing details of the address generation section, FIG. 7 is 2X'2
(This is a diagram showing a general example of chip arrangement for making the pixel regions of 11i1 different memory chips.

図において １−−−−−−探触子 ２−−−−−−アーム ３−−−−−一角度検出器 ４．５−−−Ａ／Ｄ変換器 ６−−−−−−データ制御部（ＤＣ） ７−−−−アドレス発生部（ＡＧ） ８−−−−−−フレームメモリ関連部（ＦＭ）９−−−
−−−テレヒ表示制御部（ＴＶＣ）１０−−−−−一全
体の制御部（ＣＴＬ　）７　ｔ−−−−−アドレス変換
部（ハＣ１１）８（１−−−切り替えイｉ号作成部（Ｃ
８Ｇ）８１−−−−−データバス切り替え部 ８２−−−−−・アドレスバス切り替え部８３−−−−
−−フレームメモリ ８ｔ−−−−−シフトレンスタ（ＳＦ、Ｒ）Ａ　−Ｈ−
−−−−−−メモリチップ Ｘ　Ｏ−Ｘ　８−−−−−Ｘ方向アドレスＹＯ〜Ｙ８−
−−−−−Ｙ方向アドレスＣ５−−−−−−チップイネ
ーブル信号である。In the figure: 1 ------- Probe 2 ------- Arm 3 - One-angle detector 4.5 ---- A/D converter 6 ------- Data control (DC) 7---Address generation unit (AG) 8---Frame memory related unit (FM) 9------
---Television display control section (TVC) 10-----1 Overall control section (CTL) 7 t--Address conversion section (C11) 8 (1--Switching i No. creation section (C
8G) 81---- Data bus switching section 82---- Address bus switching section 83----
--Frame memory 8t----Shift lens star (SF, R) A -H-
--------Memory chip X O-X 8-----X direction address YO~Y8-
-----Y direction address C5------ Chip enable signal.

（イ）　　　　　　　　　　　　　　（ロ）第　１　図 第２図 第５図 ２ｎ’：Ｎ ２ｎす２ 晃　４　図 第　６　図 （ロ） 兇　７　図(b) Figure 1 Figure 2 Figure 5 2n’:N 2nsu2 Akira 4 diagram Figure 6 (B) Figure 7

Claims (1)

【特許請求の範囲】[Claims] 時間的にシリアルに蓄積されたデータ列から、順次に個
（２個以上）のデータを取り出し、Ｋ開開時に、ランダ
ムアクセスメモリの隣接したに点にアクセスする方式で
あって、前記に個のデータに対応する前記ランダムアク
セスメモリのＹ方向（又はＸ方向）アドレスに対してＸ
方向（又はＹ方向）アドレスをずらせ、任意のＫＸＫ個
の蓄積素子を互いに異なるメモリチップとなるようにす
る第１の手段と、前記に個のデータに対応したデータバ
スとアドレスバスとを、前記Ｋ　Ｘ　Ｋ個の異なるメモ
リチップのいづれかのに個に切り替えて対応ずける為の
第２の手段と、前記対応ずけたＫＩｌｌのメモリチップ
を同時に起動してに個の同時アクセス動作を行わせる第
３の手段とを設け、前記に個のデータを前記Ｋ　Ｘ　Ｋ
個の蓄積素子領域のいづれかの隣接したに個に同時にア
クセス出来るように制御することを特徴とするメモリア
クセス方式。This method sequentially extracts pieces (two or more pieces) of data from a data string stored serially in time, and accesses adjacent points in the random access memory when the K is opened. X with respect to the Y direction (or X direction) address of the random access memory corresponding to the data
A first means for shifting the addresses in the direction (or Y direction) so that arbitrary KXK storage elements become different memory chips; a second means for individually switching and assigning correspondence to one of the K x K different memory chips; and a second means for simultaneously activating the corresponding KIll memory chips to perform simultaneous access operations. 3 means are provided, and the data of the K
1. A memory access method characterized by controlling so that any two adjacent storage element regions can be accessed simultaneously.